Hallo, hat jemand schon mal das Projekt SPDIF-Interface von www.opencore.org realisiert? Gruß Manfred
den Link gibts nicht, du meinst vermutlich www.opencores.org Sieht interessant aus, habe ich aber auch noch nix mit gemacht.
Stimmt der Link ist falsch. Ich habe mir über CVS das Projekt kopiert, nur weiß ich nicht genau wie ich die Dateien verwenden muß. Ich habe die Verzeichnisse bench, doc, rtl, sw. Doc ist die Dokumentation, nicht ganz komplett meiner Meinung nach. Sw sind Definitionen. Rtl müßte für die Simulation benötigt werden und bench sind die eigentlichen VHDL-Dateien. Wie muß ich jetzt vorgehen? Ich möchte einen Baustein von Xilinx verwenden. Ich lege ein Projekt in der Entwicklungsumgebung an und kopiere die Dateien aus bench und sw in das Projektverzeichnis. Dann müßte ich nach Auswahl eines Bausteins und Pinzuweisung den Code generieren können. Gruß Manfred
RTL sind die Dateien für die Synthese (Test-)Bench für die Simulation Schau dir am besten mal die Doku an. Normalerweise instantiiert man das Design in einer Strukturbeschreibung als component und bindet es dann ein.
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