View RTL Schematic

Hallo Sebastian,

das ist typischerweise dann der Fall, wenn keine Logik synthetisiert
wurde. Ursache hierfür ist meist ein kleiner (Tipp- oder Denk-) Fehler
in der VHDL bzw. verilog-Datei, der dafür sorgt, dass alles
wegoptimiert wird (Komponente A ist ohne Funktion, da wesentliche
Signal sich nicht ändern => damit ändert sich für Komponente B auch
nichts, etc., schließlich hat die ganze Schaltung keine Funktion
mehr).

Gruß,
Thomas