VHDL: SUBTYPE vereinbaren

Hallo zusammen,

ich hätte eine Frage bezüglich der Vereinbarung von SUBTYPES.
Ich habe einen Basistyp farbe:
TYPE farbe IS (schwarz, rot, blau, gelb, gruen, orange);

Ich möchte nun einen SUBTYPE von farbe erzeugen, der nur einzelne
Elemente (schwarz, rot und gruen) enthält. Geht das so:
SUBTYPE farbe_neu1 IS farbe(schwarz, rot, gruen); -- ????????


Eine alternative Lösung wäre es die Elemente anders anzuordnen:
TYPE farbe IS (schwarz, rot, gruen, blau, gelb, orange); -- umsortiert
SUBTYPE farbe_neu2 IS farbe RANGE schwarz TO gruen;

Ich möchte aber gerne wissen ob es möglich ist einzelne Elemente von
farbe, die nicht nebeneinander liegen, in einen SUBTYPE aufzunehmen wie
bei farbe_neu1.

Danke und Gruß