hallo, ich würde gern wissen wie ein for schleife synthetisiert wird ? wenn eine Schleife von 0-10 laufen soll, wird dann 10 mal das netzwerk das in der for schleife beschrieben wird parallel erzeugt,(und werden alle 10 fälle in einem Takt abgearbeitet) oder wird das netzwerk einmal erzeugt und die schleife braucht dann eben 10 Takte bis sie durch ist ? Chris
Hallo Chris, das Netzwerk wird 10 mal parallel erzeugt und damit auch parallel durchlaufen. Gruß Ines
Eine for-Schleife in VHDL ist quasi nur eine Makroexpansion, welche es Dir erspart, Sachen x-mal hinzuschreiben.
Danke Ines, gibts dazu irgendwo Infos im Netz wie die ganzen Schleifen synthetisiert werden ? Hat mir aber auch schon so geholfen ;-) Chris
Schau mal unter http://mikro.ee.tu-berlin.de/~kds/text_all.pdf ("Schaltungsdesign mit VHDL" von Gunther Lehmann, Bernhard Wunder, Manfred Selz) Teil C "Anwendung von VHDL", Kapitel 2.3 und 2.4 "Synthese von ... Schaltungen" nach. Da sind Syntheseergebnisse verschiedener Beschreibungen anhand von Beispielen erklärt. Ines
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