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Forum: FPGA, VHDL & Co. for schleife ?


Autor: chris (Gast)
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hallo,

ich würde gern wissen wie ein for schleife synthetisiert wird ?

wenn eine Schleife von 0-10 laufen soll, wird dann 10 mal das netzwerk
das in der for schleife beschrieben wird parallel erzeugt,(und werden
alle 10 fälle in einem Takt abgearbeitet) oder wird das netzwerk einmal
erzeugt und die schleife braucht dann eben 10 Takte bis sie durch ist ?
  Chris

Autor: Ines (Gast)
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Hallo Chris,

das Netzwerk wird 10 mal parallel erzeugt und damit auch parallel
durchlaufen.

Gruß
Ines

Autor: Xenu (Gast)
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Eine for-Schleife in VHDL ist quasi nur eine Makroexpansion, welche es
Dir erspart, Sachen x-mal hinzuschreiben.

Autor: chris (Gast)
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Danke Ines,

gibts dazu irgendwo Infos im Netz wie die ganzen Schleifen
synthetisiert werden ?

Hat mir aber auch schon so geholfen ;-)

  Chris

Autor: Ines (Gast)
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Schau mal unter

  http://mikro.ee.tu-berlin.de/~kds/text_all.pdf ("Schaltungsdesign
mit VHDL" von Gunther Lehmann, Bernhard Wunder, Manfred Selz)

Teil C "Anwendung von VHDL", Kapitel 2.3 und 2.4 "Synthese von ...
Schaltungen" nach. Da sind Syntheseergebnisse verschiedener
Beschreibungen anhand von Beispielen erklärt.

Ines

Autor: chris (Gast)
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danke sehr.
  Chris

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