Error: Xilinx:PAR:SplitRoutableLoadPins

Hm kenn ich nicht, kann nur schätzen:
 verlangt die dhynam. rekonfiguration nicht eine separierung in Blöcke,
meint ist es verboten innerhalb eines (Io Bank,Silizum-(?))
Blocks fixe und dhynamische Pinkonfigurationen zu mischen?
 Um das auszuschliessen könnte man ein design stricken bei denen das
IO-Verhalten (Richtung,buffer) über den gesamten Betrieb konstant ist.

Aber wie gesagt ich schätze nur. Bitte poste die Antwort hier, wenn Du
su woanders gefunden hast.

Ich glaube ich liege nicht so falsch mit der Aufteilung der IO, siehe:

http://toolbox.xilinx.com/docsan/xilinx7/books/data/docs/dev/dev0038_8.html


"IOBs immediately above the top edge and below the bottom edge of a
reconfigurable module are part of the specific reconfigurable module's
resources.
If a reconfigurable module occupies either the leftmost or rightmost
slice column, all IOBs on the specific edge are part of the specific
reconfigurable modules resources."

Ich schliesse daraus, Pins stat. u. dhynam. sind nicht mischbar
innerhalbe des IO Pad Streifens. Ob das nur für einige FPGA's
zutrifft
oder für alle Xilinx'es kann ich nicht sagen. Und ob deine
fehlermeldung dazu passt kann ich auch nicht 100% sagen. Schau doch mal
im PACE oder mit der Netzliste nach dem MAP ob diese Pins gemischt sind.

Mhm, also man muss das Design in Module unterteilen. Diese Module müssen
räumlich getrennt werden. Die Interkomm. zwischen ihnen wird über
spezielle BusMacros bewerkstelligt. Daraus ergibt sich auch, dass die
Module natürlich nur Pins aus ihrem Bereich verwenden können.

"..# IOBs immediately above the top edge and below the bottom edge of
a reconfigurable module are part of the specific reconfigurable
module's resources.
# If a reconfigurable module occupies either the leftmost or rightmost
slice column, all IOBs on the specific edge are part of the specific
reconfigurable modules resources..."

Das hab ich eigentlich beachtet, das Bild darunter zeigt ja auch, dass
man (zumindestens bei V1 und V2) nur spaltenweise rekonf. kann, also
kann man nur die IOBs in den Modulen ansprechen, die oben und unten
innerhalt der Spalten des Modules sind. Beim V4 kann man nun auch
Module bilden, die nicht eine ganze Spalte hoch sind, aber das haben
wir aus Portabilität fallen gelassen.

Naja, ich danke für die Mühe und werde wohl doch den Support mal nerven
müssen, denn über die Fehlermeldung schweigt sich die Webseite ja aus.
:-/

Noch ne Vermutung, wi sieht es  verschiedenen Blöcken zuordnen?

Vielleicht gezielt Xilinx danach fragen (aber nicht in den Mund legen).

Noch ne Vermutung, wie sieht es mit den differntiellen IO Pärchen aus?
Kann man diese jeweils hälftig verschiedenen Blöcken zuordnen?

Vielleicht gezielt Xilinx danach fragen (aber nicht in den Mund
legen).


PS: Sorry für das verunglückte Posting vorneweg, Vorfahrtsfehler beim
mausverkehr ;-)

Mit den diff. IOs müsst ich mal nachschauen. Ich war bis jetzt immer
schon glücklich, überhaupt passende IOs zu finden, weil bei nem 1164er
Package man leicht den Überblick verliert, was überhaupt User-IOs sind
und welche nicht ;-)
Muss ich morgen mal im Labor sehen, hab mir heute mal freigenommen, den
Kopf bekommt man aber leider nicht frei...

Frag man lierer erst, xilinx brauicht man manchmal zeit für Antworten
und ich lese auch nur Kaffeesatz.

Falls ich mal den Kopf vom FPGA frei haben will, hilft löten. Oder was
anderes was Motorik erfodert.