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Forum: FPGA, VHDL & Co. ise 8.1 ip core


Autor: chris (Gast)
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hallo,
ich habe in der ise 8.1 mit dem IP Cre Generator ein DPRam erstellt,
ich habe Modelsim PE VHDL ,
mein problem liegt jetz darin, dass die ise immer die Verilog datei des
DPRams zur simulation nützt ...
ich find keinen schalter wo ich das für die IP's umstelle ?

 hat jemand ein tipp ?
  Chris

Autor: ehde76 (Gast)
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sicher, das im core generator unter "project options" ->
"generation" als "design entry" vhdl eingestellt ist?

Autor: chris (Gast)
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ja,
hab grad ncohmal nachgeschaut, ist vhdl eingetragen....
   chris

Autor: ehde76 (Gast)
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"mein problem liegt jetz darin, dass die ise immer die Verilog datei
des
DPRams zur simulation nützt..."

1. ich dachte du willst modelsim zur simaltion nutzen...
2. wenn du mit dem coregen einen core für vhdl generierst, gibts es
dafür auch keine verilog datei...

--> es kann eigentlich nur ein einstellungsfehler (ise oder modelsim)
sein...

z.B. bei ise unter "project properties" den falschen simulator
eingestellt, oder ähnliches...

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