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ise 8.1 ip core
Gast
#417944
hallo, ich habe in der ise 8.1 mit dem IP Cre Generator ein DPRam erstellt, ich habe Modelsim PE VHDL , mein problem liegt jetz darin, dass die ise immer die Verilog datei des DPRams zur simulation nützt ... ich find keinen schalter wo ich das für die IP's umstelle ? hat jemand ein tipp ? Chris
Gast
#417945
sicher, das im core generator unter "project options" -> "generation" als "design entry" vhdl eingestellt ist?
Gast
#417946
ja, hab grad ncohmal nachgeschaut, ist vhdl eingetragen.... chris
Gast
#417947
"mein problem liegt jetz darin, dass die ise immer die Verilog datei des DPRams zur simulation nützt..." 1. ich dachte du willst modelsim zur simaltion nutzen... 2. wenn du mit dem coregen einen core für vhdl generierst, gibts es dafür auch keine verilog datei... --> es kann eigentlich nur ein einstellungsfehler (ise oder modelsim) sein... z.B. bei ise unter "project properties" den falschen simulator eingestellt, oder ähnliches... Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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