Hallo, wenn ich mein Design synthetisiere, dann erhalte ich beim Mappen folgende Fehlermeldung: WARNING:Pack:249 - The following adjacent carry multiplexers occupy different slice components. The resulting carry chain will have suboptimal timing. Toplevel_Result<0>1cy Toplevel_Result<1>1cy Das Design funktioniert, trotzdem würde ich diese Warnung gerne beheben. Daher die Frage, kann mir irgend jemand sagen was die ISE 8.1 von Xilinx damit meint und wie ich dies beheben kann? Freue mich auf Eure Rückmeldungen...
Ich hatte mal die selbe Warning, da ging es aber um die F5MUX. Auf der Webseite stand, die Warnung kann man ignorieren, wenn das Timing nicht grad an der kritischen Grenze ist. Was hatte Xilinx dann vorgeschlagen: - Die Muxe mit LOC-Constraints im UCF festlegen, da müsste man dann aber auch die Dinger im VHDL-Code instanziieren. Find ich suboptimal. - Im Ergebniss der Synthese nachschauen, ob da Locations gesetzt wurde, wenn ja, das Tool dazu "überreden" dies nicht zu tun. Ich hab es sein gelassen, da ich nicht mit Constraints in dieser Ebene arbeiten kann. T.M.
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