Gast
#422419
Hallo, bin gerade dabei ein Board zu entwickeln. Das ganze findet im Rahmen einer Masterarbeit statt. Jetzt habe ich ein Problem, das natürlich nicht im Datasheet des V2Pro steht. Xilinx's Support sagt dazu: für Studenten gibts den nicht...klasse! Frage ist, warum man dann ein Universitätsprogramm hat..zumal die RocketIO's lange genug voll mit Fehlern waren..da sollte man meinen, man freut sich wenn trotzdem wer mit arbeitet..aber okey. Also vielleicht weiss hier wer Rat: Für den RocketIO soll für hohe Datenraten der BREFCLK genutzt werden. Im UG des RocketIO gibt es dazu eine Beispielschaltung mit einem EPSON Osz., der ein 2.5V LVDS Signal hergibt. Problem: alle andere Signale die ich benötige laufen als 3.3VCMOS. Muss ich jetzt die gesamten Bänke mit genutzten BREFCLK für LVDS2.5 auslegen? Das bedeutet konkret das ich die 55 Pins, die die Bank hätte, einfach nicht nutzen kann. Das sollte ja eigentlich nicht im sinne des Erfinders sein. FPGA ist ein XC2VP7. Man könnte die Frage dahingehend erweitern, was passiert, wenn ich einen GCLK 2.5V_LVDS habe und den auf eine 3.3V_CMOS Bank gebe. Hat jemand Erfahrungen mit sowas oder weiss wie man es rausfinden kann? Gruss Carsten