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Forum: FPGA, VHDL & Co. Wait ?


Autor: Markus T. (Gast)
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hallo,

ich vhdl gibt es wait, after, wait for und so weiter.

woher weiss denn der cpld was 1 ns sind. ich programmiere mit dem 
webpack. was muss ich den beachten wenn ich weait benutzte?

und woher weiss ich, wie lange eine process zu bearbeitung braucht?

danke für eure hilfe!

Autor: VHDL_Mensch (Gast)
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Diese Befehle sind nicht synthetisierbar. Für Simulation und Testbench 
sind sie allerdings elementar.

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