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Forum: FPGA, VHDL & Co. Testbench


Autor: Fried (Gast)
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Habe ich das Vorgehen zur Erstellung einer Testbench richtig verstanden?
1. Erstellen der sythetisierbaren Entity(ies)
2. Erstellen einer übergeordneten Entity die die vorgennanten als 
componets benutzt und die i.d.R. nicht synthetisierbar ist wegen 
Siganlgeneratoren mit waits etc.
3. Compilieren der entities 1) unter Quartus
4. Aufrufen vom Modelsim über EDA-Tools
5. Hinzufügen der Entity 2)
6. Simulieren
oder gibts da Abkürzungen indem man die Testbench in das Projekt so 
einbindet das Quartus den Modelsim aufruft und dieser weiss wo er die 
Testbench findet?

Autor: cholertinu (Gast)
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Ich kenne nur Xilinx,
da ist es so, dass das Top Level Testbench File dem Projekt zugeordnet 
werden kann. Ausgehend von diesem kann ModelSim direkt gestartet werden.

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