Problem mit assign package pins in ISE WebPack 9.1

Gast #492314
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Hallo,

nachdem ich die Tage ein neues Notebook bekommen habe und inzwischen 
soweit alles wieder installiert ist wollte ich mich endlich wieder ans 
Arbeiten machen: Ich habe ein Top-Level-Module, in welchem mehrere 
Module enthalten sind (Address-Latch, Address-Decoder, etc). Im Assign 
Packes Pins Editor stehen aber ganz andere Pins zur Verfügung als die, 
die ich im TOP-Level-Module mit IO-Markern ausgestattet habe. Es sieht 
so als als ob es sich um die Pins des ersten "Untermoduls" von Top 
handelt. Dieses ist ein 8-bit Latch (LD8), welches die Pins D(7:0), 
Q(7:0) und G besitzt, und genau diese werden im Pin Editor angezeigt.
Hat da jemand einen Tip ?

Bei der Gelegenheit wei mit vielleicht noch eine kleine weitere Frage 
gestattet: Wie kann man von einem Netz nur einen Teil markieren, so dass 
man z.B. eine nicht mehr benötigte Abzweigung löschen kann ?

Gruß

Stefan
Gast #492330
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>gestattet: Wie kann man von einem Netz nur einen Teil markieren, so dass
>man z.B. eine nicht mehr benötigte Abzweigung löschen kann ?

IIIiiiiihhhhgitttt! Ein Schematics-User.
;-)
SCNR.

MfG
Falk
Gast #492337
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> IIIiiiiihhhhgitttt!

Wäre das ";-)" nicht drunter wäre ich Dir jetzt böse.

Ist schon was dran, aber wenn man (noch) kein VHDL kann, durchaus 
praktikabel. Für die trivialen Sachen für die ich CPLDs einsetzte 
(bereits angesprochenes Addresslatching, Adressdekodierung und IOs) war 
es bisher recht zeiteffektiv. Naja, der Addressdekoder ist seit längerer 
Zeit in VHDL, weil es so einfacher/schneller ging und weil ich da ein 
passendes Beispiel im Netz gefunden hatte.

Nun gut, vielleicht hättest du noch was konstruktives für mich dazu ?

MfG

Stefan
Gast #1190936
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Sorry das ich das Thema wieder aufgreife,
habe aber genau das gleiche Problem wie von Stefan zu Anfang 
beschrieben.
Gibts da jetzt ne Lösung für ??
Irgend wie spinnt  "assign package pins"

Danke schonmal

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