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Forum: FPGA, VHDL & Co. Komische Info - Buffer port?!


Autor: Christian Peters (kron)
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Guten Morgen,

Ich bekomme bei einem Projekt diese merkwürdige Info zur 
Top-Level-Datei:

INFO:Xst:1739 - HDL ADVISOR - line 31: declaration of a buffer port will 
make it difficult for you to validate this design by simulation. It is 
preferable to declare it as output.

Ich habe aber im ganzen Design überhaupt keinen buffer port deklariert,
nur ganz normal in, out und inout.

Weiß jemand, was mir diese Meldung sagen will?

Autor: Neuer Gast (vhdl_progger)
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Christian Peters wrote:

> Weiß jemand, was mir diese Meldung sagen will?

Ich glaube Xilinx bezeichnet auch "inout" als buffer in den Meldungen.

Gruß

Ralf

Autor: Christian Peters (kron)
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Aaaah, das erklärt natürlich alles. :)
Vielen Dank für den Hinweis!

Autor: Schlumpf (Gast)
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Verwendest du den INOUT tatsächlich als bidirektionalen Port oder hast 
du ihn nur so angelegt, dass du ihn intern zurücklesen kannst?
Wenn du es nur zum internen Zurücklesen benötigst, aber extern keinen 
bidirektionalen Port verwendest, sondern nur als OUTPUT, dann ist es 
"schöner", wenn du intern ein Signal verwendest (das kannst dann auch 
zurücklesen) und dieses Singal dann auf einen Output-Port führst.

Autor: Christian Peters (kron)
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Neinnein, den benutze ich "ordnungsgemäß" bidirektional.
Ein Signal so zurückzulesen würde mir nicht im Traum einfallen. ;)
Danke trotzdem für den Hinweis! :)

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