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Verilog und VHDL in einem Projekt
Gast
#508081
Hallo, Ich arbeite gerade an einem projekt mit dem Virtex2 Multimedia Board. Ich habe viele Module, die ich verwenden möchte nur in VHDL bzw. nur in Verilog. Wenn ich nun VHDL und Verilog Module zusammen in einem Schematic verwende kommt eine Fehlermeldung (could not resolve Symbol). Kann man VHDL und Verilog Irgendwie gleichzeitig verwenden? Hat vielleicht jemand einen Verilog to VHDL Konverter? MfG Martin
Gast
#508395
Hallo, ISE unterstützt mixed language Designes. Sowohl in der Simulation, als auch für die Synthese. Allerdings musst du auf Gross uns Kleinschriebung achten. Weitere Informationen dazu findest du auch auf der Xilinx Seite -- musst nur nach "mixed language" suchen. j. Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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