Hallo Leute, ich habe folgendes Problem mit der UART Komponente des NIOS II. Wenn ich eine UART Komponente in das Nios Systen einbinde mit den Eintellungen 19200, 8, N, 1. Kann ich anschließen das System problemlos generieren. Wenn ich aber das ganze System vom Quartus II aus synthetisieren erhalte ich folgende Fehlermeldung: Error (10232): Verilog HDL error at Altera_UP_RS232_In_Deserializer.v(148): index 10 cannot fall outside the declared range [9:0] for vector "data_in_shift_reg" Hat jeder eine Ahnung wie ich dieses Problem lösen kann? Danke, ThomasM
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