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Forum: FPGA, VHDL & Co. Synthese möglich?


Autor: Beginner (Gast)
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Hallo,

kann mir jemand sagen, ob sich so etwas auch richtig synthetisieren 
lässt?

            WHEN PHASE1 =>
            signal_1<='1';

            if Bedingung_X then
               if Bedingung_1 or Bedingung_2 then
                   if Bedingung_2 then
                      Ausgang_1<='1';
                      next_state<=PHASE1;
                   elsif Bedingung_1 then
                      Ausgang_1<='1';
                      Ausgang_2<='1';
                      next_state<=PHASE2;
               else
                   next_state<=PHASE1;
               end if

            elsif Bedingung_Y then
               if Bedingung_1 or Bedingung_3 then
                   if Bedingung_3 then
                      Ausgang_1<='1';
                      next_state<=PHASE1;
                   elsif Bedingung_1 then
                      Ausgang_1<='1';
                      Ausgang_2<='1';
                      next_state<=PHASE2;
               else
                   next_state<=PHASE1;
               end if
            end if;
Danke.

Autor: Stefan Hanke (stefanhanke)
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Warum sollte das nicht synthetisierbar sein?
 -- stefan

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