Fehler in ChipScope? Signale zeitlich verschoben

Hallo zusammen,
ich habe ein Problem mit ChipScope (geauergesagt mit dem ChipScope ILA) 
und ich weiß nicht ob ich was falsch mache oder ob ein Bug in 
Chipscope/ISE vorliegt. Erstmal vorneweg ich benutzt ChipScope 8.2.3 und 
ISE 8.2.3 sowie einen Virtex 2 xc2v3000-6ff1152 FPGA.

Mein Problem ist, dass falls ich viele Signale gleichzeitig sample 
einige Signale um mehrere Messungen verschoben sind. In dem Bild im 
Anhang soll Port2 ein Zähler sein, der bei Adresse 0x34 losläuft. Im 
oberen Teil des Bildes, wenn ich viele Signale messe ist Port2<1> um 
zwei Takte verschoben. Wenn ich die Anzahl der gesampelten Signale 
reduziere (<100) und neu synthetisiere, werden die Signal richtig 
angezeigt (unten im Bild). Bis auf die Änderungen am ILA ist der Entwurf 
unverändert und auch sonst verhält sich der Entwurf gleich.

Hat jemand auch schon solche oder ähnliche Erfahrungen gemacht?

Danke schon mal im Voraus
Viele Grüße
Christoph