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Forum: FPGA, VHDL & Co. VHDL Code als Gattermodell darstellen ISE???


Autor: Jörg (Gast)
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Hallo,

ist es möglich programmierten VHDL Code beispielsweise eine Entity sammt 
Architecture als Gattermodell darzustellen?
Als Tools benutze ich Xilinx ISE und Modelsim.

Vielen Dank für Antworten

Autor: noname (Gast)
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die Datei muss als Top-Design deklariert sein, dann klickst du unter 
"Synthesize- XST" auf "View RTL Schematic".

Autor: Jörg (Gast)
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Hallo,

Danke ...Das geht auch mit ISE Webpack oder ?

Autor: adpat (Gast)
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Ja.

Autor: Jörg (Gast)
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Okay vielen Dank ich melde mich wenn ich es geschafft habe..Danke 
nochmals

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