Xilinx MIG 1.7 und DDR Referenzdesign

Ich probiere mich gerade an dem Referenzdesign für den 
DDR-RamController. Kam eine email, muss wohl neu sein. Ich komme dammit 
aber nicht klar. wie kriege ich das in die ISE rein?  Ein *.ISe ist 
nicht dabei - Simulieren ist nicht, weil es auf Verilog läuft und ich 
nur VHDL simulieren kann.