Hallo, ich möchte das Folgende in VHDL umsetzen:
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So ein Konstrukt gibt es leider nicht. a und b sind Festkomma-Zahlen, das Ergebnis ist doppelt so breit, und ModelSim mag es nicht ;-) Meine jetzige "Lösung" ist absoluter Humbug (zusätzliche Pipelinestufe)... -- stefan