Hallo, ich möchte das Folgende in VHDL umsetzen:
1 | mult <= (a*b)(x downto y) |
So ein Konstrukt gibt es leider nicht. a und b sind Festkomma-Zahlen, das Ergebnis ist doppelt so breit, und ModelSim mag es nicht ;-) Meine jetzige "Lösung" ist absoluter Humbug (zusätzliche Pipelinestufe)... -- stefan