Hallo zusammen, Ich versuche zur Zeit die Opencores UART16550 in VHDL in mein System zu integrieren. Ich arbeite mit dem QuartusII 5.1 und dem FPGA Cyclone. Der Core den ich benutze ist: http://www.opencores.org/pdownloads.cgi/list/a_vhd_16550_uart So nun zu meinem Problem. Ich konnet das File "gh_uart_16550" problemlos als "Interface to User Logig" generieren. Im Quartus wollte ich einen "Analysis & Synthesis"- Durchlauf machen, der dann aber abgebrochen wurde. Ich habe einen Screenshot von der Fehlermeldung gemacht und als Anhang eingefühgt. Hat jemand eine Idee was ich falsch gemacht habe? Danke im Vorraus für die Hilfe mfg
evtl. Bibliotheken für Operator = nicht eingebunden für diesen Typ. Ein Workaround wäre den Operator selbst zu definieren. Gruß Tobias
@ Tobias Danke für den Tip. Ich habe es ausprobiert, jetzt läufts. Gruß DeinNachbar
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