Problem mit Opencores UART 16550

Hallo zusammen,
Ich versuche zur Zeit die Opencores UART16550 in VHDL in mein System zu 
integrieren. Ich arbeite mit dem QuartusII 5.1 und dem FPGA Cyclone.
Der Core den ich benutze ist:

http://www.opencores.org/pdownloads.cgi/list/a_vhd_16550_uart

So nun zu meinem Problem.
Ich konnet das File "gh_uart_16550" problemlos als "Interface to User 
Logig" generieren.
Im Quartus wollte ich einen "Analysis & Synthesis"- Durchlauf machen, 
der dann aber abgebrochen wurde.

Ich habe einen Screenshot von der Fehlermeldung gemacht und als Anhang 
eingefühgt.

Hat jemand eine Idee was ich falsch gemacht habe?
Danke im Vorraus für die Hilfe
mfg