Unterschied zwischen Integer Range und STD_Logic_Vector

Bustle Gast 05.06.2007 08:50 #575237

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Hallo,

ich arbeite öfters mal mit "integer range" statt "STD_LOGIC_VECTOR". 
Gibt es hier hardwaretechnisch einen Unterschied? Oder sind nach der 
Übersetzung beide gleichwertig und auch im Platzverbrauch gleich?

Ich benutze ISE Webpack 9.1i und ein Xilinx CPLD. Ich frage, weil ich 
Platzprobleme habe.

Gruß
Bustle

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Valerij M. (fpga-dev) 05.06.2007 10:05 #575296

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Bei der Synthese werden für die Implementierung des so deklarierten Typs 
genau so viele Ressourcen (z.B. FlipFlops) genommen, wie für die 
Darstellung des geforderen Bereichs mindestens notwendig sind. D.h. wenn 
der Bereich von dir nicht zu groß gewählt wurde, kommt dasselbe wie mit 
std_logic_vektoren als Schaltung raus.

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Bustle Gast 05.06.2007 10:13 #575309

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also ein

integer range 0 to 7;

ist gleich wie ein

STD_LOGIC_VECTOR(2 downto 0);

...das hab ich mir schon gedacht. Bin auch froh drum, sonst hätte ich 
alles umstellen können :-)

Dankeschön.

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