Hallo! Kann man eigentlich in einer Simulation in ISE in der Testbench irgendwie eine Datei anhängen in der Simulationsdaten enthalten sind anstatt alles immer wieder mit dem Editor eingeben zu müssen? Gruß Manuel
Ja, VHDL kennt den file-Operator. Damit kannst du Textdateien öffnen und in Signale einlesen. z.B.: http://www.csee.umbc.edu/help/VHDL/samples/file_io.vhdl
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