Guten Tag zusammen, ich habe folgendes Problem: Ich habe eine DCT-Architektur in VHDL implementiert und zwar auf Behavorial-Ebene. Ich möchte zunächst, ohne schon an einen FPGA zu denken, den Logikaufwand meines Quellcodes berechnen lassen und eventuell anhand der Ergebnisse dieser Berechnung noch einiges am Quellcode ändern. Kann ich mit ModelSim SE so eine Berechnung durchführen? Wenn ja, wie? Oder brauche ich dafür ein Synthesetool? Gruß, Philipp
@ Philipp Donner (lordofgroove) >implementiert und zwar auf Behavorial-Ebene. Ich möchte zunächst, ohne >schon an einen FPGA zu denken, den Logikaufwand meines Quellcodes >berechnen lassen und eventuell anhand der Ergebnisse dieser Berechnung Na dann lass es doch einfach synthetisieren. >Berechnung durchführen? Wenn ja, wie? Oder brauche ich dafür ein >Synthesetool? Ja. MFG Falk
OK. Ich habe das ganze jetzt mit Xilinx ISE 8.2i synthetisieren lassen. Ich bekomme einen ausführlichen HTML-Report über meine Architektur. Problem: Er optimiert sofort für eine bestimmte Schaltung. Gibt es eine Möglichkeit, die Synthese erstmal nur auf Logikebene auszuführen, ohne dass er gleich optimiert. So kann ich die Veränderungen in meinem Quelltext doch nur testen, indem ich jedes mal den ganzen Kram synthetisiere und in der Liste der funktionalen Blöcke und Gleichungen das ganze Vergleiche. Ich hatte mir erhofft, dass es vielleicht eine Möglichkeit gibt an ein allgemeineres, nicht schaltungsoptimiertes Ergebnis zu kommen. So dass mir das Tool vielleicht verrät wieviele Addierer und wieviele Multiplexer meine Architektur benötigt. Gibt es da eine Möglichkeit? Ich hoffe aus meiner chaotischen Formulierung wird irgendwie klar was ich meine.
@ Philipp Donner (lordofgroove) >OK. Ich habe das ganze jetzt mit Xilinx ISE 8.2i synthetisieren lassen. >Ich bekomme einen ausführlichen HTML-Report über meine Architektur. Na das ist doch toll! >Problem: Er optimiert sofort für eine bestimmte Schaltung. Gibt es eine >Möglichkeit, die Synthese erstmal nur auf Logikebene auszuführen, ohne >dass er gleich optimiert. So kann ich die Veränderungen in meinem Das wird schwierig. >Quelltext doch nur testen, indem ich jedes mal den ganzen Kram >synthetisiere und in der Liste der funktionalen Blöcke und Gleichungen >das ganze Vergleiche. Ich hatte mir erhofft, dass es vielleicht eine Ob das sinnvoll ist? >Möglichkeit gibt an ein allgemeineres, nicht schaltungsoptimiertes >Ergebnis zu kommen. So dass mir das Tool vielleicht verrät wieviele >Addierer und wieviele Multiplexer meine Architektur benötigt. Das macht es sowieso. >Ich hoffe aus meiner chaotischen Formulierung wird irgendwie klar was >ich meine. ;-) MFG Falk
Erstmal vielen Dank für deine Antwort. Mit der Liste der Funktionsblöcke und Gleichungen im Report kann ich schonmal was anfangen. Die einzige Frage die jetzt noch offensteht ist, wie ich an die Anzahl der Multiplexer, Addierer usw. komme. Da finde ich irgendwie nichts. Gruß, Philipp
Danke für deine Hilfe. Ich glaub ich bin fündig geworden. Hab jetzt herausgefunden, wie ich mir mit Xilinx das Logikschaltbild anzeigen lassen kann. Boah ist das geil...
HDL ist ja erfunden worden, um das Verhalten zu beschrieben und nicht direkt die Architektur. Damit gibt es keinen eindeutigen Zusammenhang zwischen Beschreibung und Ergebnis. Es müssen immer die Randbedingungen rein und die sind nun einmal die Abwägungung Fläche <-> Speed, Art der Codierung der FSMs, Art der Zielarchitektur und einiges mehr. Die Frage nach dem Logikaufwand ist daher unscharf.
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