Fehler im VHDL Code

Hallo ich arbeite mich gerade in VHDL ein, dazu habe ich ein Code. 
Leider lässt sich dieser nicht compelieren.

Kann mir jemand helfen?

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Code:

library IEEE;
use IEEE.std_logic_1164.all;

entity led is
port (
    F15 :   out   std_ulogic;
  LED  :  out    bit
  );
end led;


architecture led_arch of led is
   constant CLOCK_PERIOD: time := 10000000 us;
begin
   CLOCK_GENERATION: process
   begin
     F15 <= '0';
     wait for CLOCK_PERIOD/2;
     F15 <= '1';
     wait for CLOCK_PERIOD/2;
   end process;

led <= f15;

end led_arch;

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Fehler:

Error (10613): VHDL syntax error at led.vhd(26): experienced unexpected 
end-of-file -- translate_off synthesis directive must have matching 
translate_on synthesis directive