VHDL: Addition von 64Bit-std_logic_vector

Sascha Gast 20.09.2007 11:25 #658449

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Ich mächte zu der Adresse A im Format std_logic_vector einen Offset B 
addieren.

Also
C := A + B;

Das Problem ist, dass A und C eigentlich std_logic_vector(63 downto 0) 
sind, B ist ein std_logic_vector(3 downto 0)

Da man std_logic_vector-Signale nicht addieren kann, wandele ich sie in 
integer um mit to_integer(unsigned(A))

Jetzt ist der Integer-Datentyp aber auf 32Bit beschränkt.

Wie mache ich das am besten?

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Kest Gast 20.09.2007 11:56 #658482

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std_logic_vector'en kann man sehr wohl addieren.

Aber konvertiere einfach nicht zu integer sondern nach unsigned, das 
geht dann problemlos


Grüße,
Kest

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Sascha Gast 21.09.2007 09:54 #659106

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Danke!
Funktioniert wunderbar...


In der VHDL-Referenz, die ich habe, steht bei erlaubte Datentypen nur 
Integer und Real...

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hera Gast 22.09.2007 20:50 #660321

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C <= std_logic_vector(unsigned(a) + unsigned(b));

Mit Überlauf :

C <= std_logic_vector(unsigned(a) + unsigned("000000000000000...0" & 
b));

Also b so erweitern, daß gleiches format, dafür C ein bit mehr.

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