Text Makro in VHDL oder Web ISE möglich?

Hallo zusammen,

meine VHDL Projekte entwerfe ich in verschiedenen Einheiten, ( die 
jeweils in einer eigenen Datei sind ).

In der quasi top-Level Entity werden dann über Verbindungs Signale 
lediglich die verschiedenen Componenten verbunden.

Nun hab ich das Problem, dass z.B. in einer Componente eine State 
Machine mit vielen Schritten formuliert wird und das ganze wird mir in 
einer Datei zu unübersichtlich.

Ich würde gerne eine reine Text - Ersetzung definieren.

Gibt es sowas im VHDL Sprachschatz oder als Compiler Anweisung speziell 
für die Web ISE ?

Z.B.

   ...

   if my_command = "10011" then

       <Anweisung um den Source Text aus Datei x einzufügen >

   elsif my_command = "10000" then

       <Anweisung um den Source Text aus Datei y einzufügen >

   ...

Also eine reine Textersetzung. ( Aber natürlich nicht als Suchen und 
Ersetzen. )

Gruß vom FPGA-Fragenden