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Forum: FPGA, VHDL & Co. Signalnamen gehen bei Postfit Simulation verloren


Autor: Joachim (Gast)
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Hallo,

ich habe ein Design in mehrere Komponenten aufgeteilt. Einzeln getestet 
funktionieren alle. Allerdings habe ich das Problem, dass beim 
Zusammenführen in der PostFit Simulation mit 9.1. sp3 einige Signale gar 
nicht mehr auftauchen bzw. ich diese neuen Namen nicht mehr meiner 
Programmierung zuordnen kann.

Gibt es vielleicht Schalter die eine solche Neubenamung verhindern bzw. 
wie kann ich mir helfen, dass ich den Fehler durch Simulation im Design 
finden kann.
Vielen Dank!

Joachim

Autor: hotline (Gast)
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PostFit heißt ja, du simulierst etwas, was die Synthese (bzw. der 
Fitter) inzwischen optimiert hat. Das heißt, da gibt es bestimmte 
Signale wirklich nicht mehr und erst recht nicht ihre Namen.
Nach diesem Schritt sind demnach nur noch die ports für die simulation 
zu gebrauchen. Evtl. dort Testsignale herausführen?

Autor: R.D. (Gast)
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"preserve node names" = "on" !

Autor: Joachim (Gast)
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Vielen Dank für die Tipps!

Wo trage ich die Phrase "preserve node names" = "on" ein?
Danke

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