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Frequenz massiv verkleinern
Gast
#793683
Hallo, ich will in VHDL eine Frequenz gegeben durch den Takt von 50 MHz auf 3 KHz verkleinern. Also auf 1/16000. Ich weiß nicht so recht wie ich das anstellen soll? Hat jemand nen Tipp wie das am einfachsten geht. Danke Mit einem Zähler 0-15999. Immer wenn der Endstand erreicht ist, togglest Du das Ausgangs-Taktsignal.
Gast
#793691
genau die idee hat ich auch, aber das kam mir so aufwendig vor. für so einen zähler brauch ich doch 14 flip flops. oder ? @ FK (Gast) >genau die idee hat ich auch, aber das kam mir so aufwendig vor. für so >einen zähler brauch ich doch 14 flip flops. oder ? Anders gehts nicht. MfG Falk
Gast
#793715
>aber das kam mir so aufwendig vor. für so >einen zähler brauch ich doch 14 flip flops einfacher gehts nicht und 14 ff sind eigentlich erdnüsse ... @ TheMason (Gast) >einfacher gehts nicht und 14 ff sind eigentlich erdnüsse ... aber nicht unbedingt in einem CPLD
Gast
#793784
herzlichen dank für die hilfe
Gast
#793944
Stimmt nicht ganz. Wenn du nur auf eine Taktflanke triggerst, musst du den Ausgangsclock alle 8333 Clocks toggeln lassen. Noch was: Falls du diese Clock intern verwenden willst -> besser ein CLK-Enable statt diese derived clock. Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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