Hallo, in Verilog gibt es Möglichkeiten Funktionen zu schreiben. z.B.
1 | function [1:0] beispiel; |
2 | input [1:0] a1; |
3 | input [1:0] a2; |
4 | input b; |
5 | begin
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6 | if b |
7 | beispiel = a1; |
8 | else
|
9 | beispiel = a2; |
10 | end
|
11 | endfunction
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Kann man sowas in VHDL verwenden?