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Forum: FPGA, VHDL & Co. Function in VHDL


Autor: neuling (Gast)
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Hallo,

in Verilog gibt es Möglichkeiten Funktionen zu schreiben. z.B.
function [1:0] beispiel;
input [1:0] a1;
input [1:0] a2;
input b;
begin
  if b
     beispiel = a1;
  else 
     beispiel = a2;
end
endfunction

Kann man sowas in VHDL verwenden?

Autor: neuling (Gast)
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Schon erledigt... :)

Autor: Daniel N. (Gast)
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Wie lautet denn die Antwort?

Autor: neuling (Gast)
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