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komplettes Design in VHDL nach Symbol / Schematic portieren
Gast
#831209
Ich möchte ein design dokumentieren und nutze dazu gerne die SYM/SCH - Funktion von Xilinx, indem ich ein Projekt anlege, alles importiere und dann Symbole mache. Frage: Geht das auch in der Alteralandschaft? Wie macht man das ? Also die Altera IDEs bieten ebenfalls Schematics. Es sollte also genau so wie bei der Xilinx ISE möglich sein. Oder reden wir gerade aneinandere vorbei ? ^^ Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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