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Forum: FPGA, VHDL & Co. std_logic inkrementieren


Autor: Gerhard L. (gerhard494)
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Wie kann ich einen std_logic_vector inkrementieren.

signal clkDiv : std_logic_vector (18 downto 0) := (others <= '0');

Funktioniert nicht:    clkDiv <= clkDiv + 1;

Wisst ihr wo da der Fehler liegt!

vielen Dank im voraus

Autor: Mike (Gast)
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Das sollte so gehen. Hast du das in einem getakteten Prozess verwendet? 
Poste mal den vollständigen Code.

Autor: Thomas Pototschnig (pototschnig)
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Kommt doch auf die Library an, die man eingebunden hat ...

Ist es bei ieee.numeric_std.all nicht so:

clkDiv <= std_logic_vector(unsigned(clkDiv)+1)?

Autor: Gerhard L. (gerhard494)
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Danke Thomas ja es fehlte mir eine Library

Autor: Andreas Schwarz (andreas) (Admin) Benutzerseite Flattr this
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