terminale in vhdl ams einander zuweisen?

Gast #1208358
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Hallo,

Weiss jemand ob man die terminale einander zuweisen kann?
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architecture main of main is
2
  terminal Cp, Cn : electrical;
3
  terminal Rp, Rn : electrical;
4
  terminal Lp, Ln : electrical;
5
begin
6
  Cn == Rp; -- hier
7
  Rn == Lp;
8
  c: entity capacitor port map(p => Cp, n => Cn);
9
  r: entity resistor port map(p => Rp, n => Rn);
10
  l: entity inductor port map(p => Lp, n => Ln);
11
end;

Klar könnte ich das so machen ...
1
architecture main of main is
2
  terminal t1, t2, t3, t4 : electrical;
3
begin
4
  c: entity capacitor port map(p => t1, n => t2);
5
  r: entity resistor port map(p => t2, n => t3);
6
  l: entity inductor port map(p => t3, n => t4);
7
end;

Grüsse, Daniel
Gast #1209535
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Danke für den Buchtipp. Uninbib hat es zwar nicht, dafür habe ich es
als Lesewunsch angegeben .. mal schauen ob sie es erwerben.

>Aus eigener Erfahrung kann ich sagen, dass Doulos sehr gute Seminare
>anbietet.

Hast Du ein anderes Seminar bei ihnen besucht?

>Wenn "ein wenig Geld" locker sitzt, dann könnte
>sich ein solches Seminar in einer Expertenrunde auf jeden Fall lohnen.

Als Student sitzt es mir leider nicht locker. Auch bin ich vom Typ eher
Autodidakt, ich besuche auch sonst fast keine der Vorlesungen ..
ich hole mir Stapelweise Bücher und hocke mich tagelang hin :=)
Ich finde die meisten Vorlesungen zeigen einem keine Zusammenhänge,
entweder eine Formel jagt die nächste, oder der Prof macht auf besten
Kumpel und erzählt jedes mal halbe Stunde zum Fussball oder whatever.

Gruss, Daniel

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