bit_vector counter

Der L. OP #1196597 
Hallo zusammen,

ich habe dieses Problem leider nirgendwo gefunden, daher frag ich jetzt 
mal.

Ich möchte einen bit_vector inkrementieren, damit ich eine ansteigende, 
14-bit breite Ausgabe (data) habe. Habe schon einiges probiert, aber 
irgendwie klappt es nicht.

1
architecture Aufbau of counter_v4 is

2


3
signal lf:  bit_vector(13 downto 0);

4


5
begin

6
  process(CLK) begin

7
  

8
      if rising_edge(clk) then

9
      lf <= lf+1; 

10
     

11
      end if;

12
  end process;

13
      

14
 data <= lf(13 downto 0);

15


16
end architecture;


Bei diesem Beispiel sagt er mir, dass das "+" nicht definiert sei. Muss 
ich noch eine andere Bibliothek einbinden außer

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
use ieee.std_logic_arith.all;

diese?

Vielen dank schonmal :)
derLars
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Nephilim Gast #1196604 
nimm am besten die bibliothek

use IEEE.numeric_std.all;

anstatt der

use ieee.std_logic_arith.all;

und verwende am besten noch "std_logic_vector" und nich "bit_vector".

naja, ich finds zumindest angenehmer.
Antwort Zitieren Bearbeiten Löschen Melden Danke
Lothar M. Moderator (Firma: Titel) Persönliche Seite #1196618 
> und verwende am besten noch "std_logic_vector"
für arithmetische Operationen (+-*/) gibts im numeric_std-Package die 
unsigned und signed Typen.
1
:

2
use ieee.numeric_std.all;

3
:

4
entity...

5
  port(

6
    CLK  : in std_logic;

7
    data : out std_logic_vector(13 downto 0); -- Ports: std_logic_vector

8
    :

9
:

10
architecture Aufbau of counter_v4 is

11
signal lf:  unsigned(13 downto 0);

12
begin

13
  process(CLK) begin

14
      if rising_edge(clk) then

15
         lf <= lf+1; 

16
      end if;

17
  end process;

18
     

19
  data <= std_logic_vector(lf); -- zur Ausgabe casten

20
end architecture;
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