Guten Tag, ich habe das Problem, dass ich ein Signal (Typ: std_logic) in ein Vector (Typ: std_logic_vector) wandeln muss. Wie kann ich das machen? Hier ein Teil des Codes: entity: SDTI_OUT : out std_logic_vector(0 downto 0); arch: signal SDTI_BUF_1 : std_logic_vector(0 downto 0); signal SDTI_BUF_2 : std_logic_vector(0 downto 0); signal RDEN_BUF : std_logic; ... SDTI_OUT <= (SDTI_BUF_1 and (RDEN_BUF) or (SDTI_BUF_2 and not(RDEN_BUF)); Das Vector Signal stammt aus nem FIFO den ich mit IPexpress von Lattice hab generieren lassen. Deshalb nur (0 downto 0). Hab dann meine Signale einfach angepasst. MfG Andi
Gast
#1423436
Hi Andi, z.B. so:
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Gruß, SuperWilly
Dumme Frage eines VHDL-Anfängers, sollte es nicht so gehen:
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Nimm doch nur das nullte Element des Vektors, vielleicht geht das ;-) So etwa:
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Edit: Pech, Dritter ;-)
mh, funktioniert. habs gestern aber auch in etwar so gemacht. naja ok. vielen dank :-) MfG andi
Lothar Miller schrieb:
> Edit: Pech, Dritter ;-)
Dafür hast du als Einziger von uns dreien geschnallt, dass die
Eingangsseite ja auch ein Vektor ist. ;-)
Jörg Wunsch schrieb: > Dafür hast du als Einziger von uns dreien geschnallt, dass die > Eingangsseite ja auch ein Vektor ist. ;-) Danke der Ehre, aber SuperWilly hat das auch schon gesehen. Leider hat er dabei inkompatible Tags verwendet (vermutlich [c])... Und ausserdem haben wir alle die falsche/unnötige Klammerung nicht korrigiert. Sei's drum... ;-)
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