Probleme bei einfacher Simulation mit ISE/ISIM

[Marcus (Gast)]

Hallo!

Ich versuche mich grad ein wenig in ISE und ISIM einzufuchsen und 
scheitere kläglich bei meinem ersten Versuch. Ich habe den Fehler bei 
meinen Überlegungen bisher nicht gefunden und würde mich über einen 
kleinen Tipp von euch freuen.

Ich habe den angehängten Schaltplan erstellt und zum probieren eine 
einfache Testbench erzeugt:

  takt : process
  begin
    clk <= '1';
    wait for 10 ns;
    clk <= '0';
    wait for 10 ns;
  end process;
  
-- *** Test Bench - User Defined Section ***
   tb : PROCESS
   BEGIN
    I <= '0';
    P <= '0';
    wait for 7 ns;
    I <= '1';
    wait for 6 ns;
    P <= '1';
    wait for 4 ns;
    P <= '0';
      WAIT; -- will wait forever
   END PROCESS;
-- *** End Test Bench - User Defined Section ***

Als ich den FF- und Gatterausgängen noch keine Ports zugewiesen habe und 
mir nur die Signale angucken wollte, waren alle Signale nach 100ns '1'. 
Das kam mir komisch vor, weshalb ich die Ports angesetzt habe. Trotzdem 
funktioniert nichts so wie von mir erwartet - warum z.B. wird der FF 
Ausgang 'K' bei 20 ns nicht '1' ?

Viele Grüße

Marcus

[Otto (Gast)]

Wenn ich, statt wie Du, schreibe,
    wait for 70 ns;
    I <= '1';
    wait for 60 ns;
    P <= '1';
    wait for 40 ns;
dann funzt es bei mir.
Vielleicht muss man auf die CLK warten?
Bin aber auch noch nicht sooo lange dabei.

[Klaus F. (kfalser)]

@Markus,
Ich denke, Du hast irgendwo einen Reset drinnen, der erst nach 100 ns 
weggeht.

Vielleicht hast Du unter ISE eine Post-Synthesize oder Timing-Simulation 
oder so was ähnliches ausgewählt, bei der der interne Reset des FPGAs 
(GSR) mitsimuliert wird.

Welche Simulationsart hast Du ausgewählt?
Wie hast Du dein Design erstellt?