Verilog array-werte vordefinieren/aufzählen

Hallo,
ich bin Neuling in Sachen Verilog und bitte um Nachsicht, wenn meine 
Frage zu simpel ist, aber ich finde in meinen Büchern und im Internet 
nicht, wie ich für ein eindimensionales Array Werte vorbelegen kann.

In C würde das so aussehen:
 int testdaten[5] = {1,17,3,12,4};

Wie mache ich sowas in Verilog? So?

reg [15:0] testdaten [0:5] = '{ 1,17,3,12,4 };


Zur Info: Das Array wird später ein paar tausend Werte lang
und die Werte werden nicht nachträglich geändert, bleiben also konstant.

Danke