Bauteil: AD7960

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    Fehlermeldung Vivado Simulation

    /Artix7_USB3C_A.srcs/sources_1/ip/FIR_AD7960/demo_tb/tb_FIR_AD7960.vhd:121] fir_ad7960 ist der Name den ich dem IP gegeben habe, denn ich verwende mehrere FIRs am Ende, derzeit aber nur diesen einen. D:/vhdl/Artix7_USB3C_A/Artix7_USB3C_A.srcs

    nicht sagen, aber ich habe ihn behoben. Und zwar habe ich aus der zugehörigen .XML des IPs (bei mir AD7960_FIR.xml) alle Einträge von tb_FIR_AD7960 gelöscht. Funktioniert jetzt wunderbar.

    FPGA, VHDL & Co. ·Gustl B. · ·2 Antworten

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    AD7961_TB.vhd

    library ieee; use ieee.std_logic_1164.all; entity tb_AD7960_conversion_freq is end tb_AD7960_conversion_freq; architecture tb of tb_AD7960_conversion_freq is component AD7960_conversion_freq port (DINp : in std_logic; DCOp : out std_logic; DCIp : in std_logic

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    tb_AD7960.vhd

    library IEEE; use IEEE.STD_LOGIC_1164.all; use IEEE.NUMERIC_STD.all; library work; entity tb_AD7960 is end tb_AD7960; architecture tb of tb_AD7960 is -- inside FPGA signal clk250 : std_logic := '0'; signal data_ready : std_logic := '0'; signal data : std_logic_vector(17 downto 0) := (others => '0

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    ADC IP für AD7961 funktioniert nach synthese nicht

    einem externen Trigger für die Wandlung funktionieren soll. Der Chip ist ein AD7961, beziehungsweise AD7960, welcher dann 18 bit hat aber sonst gleich ist. Für das conversion-timing und die Wartezeit bis zum MSB habe ich zwei state-machines gebaut, die soweit ok funktionieren. Der conversion clock wird

    ODDR. Simulation sieht gut aus, aber ich kann das nicht auf Hardware testen weil ich hier einen AD7960 habe. Dirk N. schrieb im Beitrag #6967648: > Ich hab ich mal nach den DDR IOs bei Xilinx gesucht, aber noch nichts > gefunden. Wie das geht siehst du in der AD7961.vhd ist eigentlich recht

    FPGA, VHDL & Co. ·Dirk N. · ·17 Antworten

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    Fragen zum AD7960

    Hallo, ich verwende das erste mal einen AD7960 https://www.analog.com/media/en/technical-documentation/data-sheets/AD7960.pdf und habe den mit dem FPGA verbunden. Ich kann mit dem Oszi wunderschön die Bits D± und den Echotakt DCO± sehen, aber

    Mikrocontroller und Digitale Elektronik ·Gustl B. · ·1 Antworten

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    tb_FIR_AD7960.vhd

    testbench -- -- This testbench instantiates your generated FIR Compiler core -- instance named "FIR_AD7960". -- -- Use Vivado's Run Simulation flow to run this testbench. See the Vivado -- documentation for details. -------------------------------------------------------------------------------- library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; entity tb_FIR_AD7960 is end tb_FIR_AD7960; architecture tb of tb_FIR_AD7960 is ----------------------------------------------------------------------- -- Timing constants -----------------------------------------------

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    Negative Spannung generieren

    Ich verwende den zur Versorgung eines differentiellen OPVs AD8139 vor einem schnellen 18 Bit ADC AD7960. Funktioniert wunderbar und ich sehe die Schaltfrequenz nicht im Spektrum.

    verwende > den zur Versorgung eines differentiellen OPVs AD8139 vor einem schnellen > 18 Bit ADC AD7960. Funktioniert wunderbar und ich sehe die > Schaltfrequenz nicht im Spektrum. ok, klingt wirklich interessant. Also wenn ich das Datenblatt richtig verstehe, is das eine Chargepump + LDO. Kein DCDC-Wandler

    Analoge Elektronik und Schaltungstechnik ·Anton · ·13 Antworten

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    AD7960_sim.vhd

    library IEEE; use IEEE.STD_LOGIC_1164.all; use IEEE.NUMERIC_STD.all; use ieee.math_real.all; entity AD7960_sim is port ( CLKp : in std_logic; CLKn : in std_logic; CNVp : in std_logic; CNVn : in std_logic; DCOp : out std_logic; DCOn : out std_logic; Dp : out std_logic; Dn : out std_logic; EN : in std_logic_vector(3 downto 0) ); end AD7960_sim; architecture sim of AD7960_sim is --- CLOCK --- signal counter500 : integer range 0 to 99 := 0; signal CLKp_buff : std_logic := '0'; signal CNVp_buff : std_logic := '0'; --- DATA --- type ROM512kx18

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