Ich möchte das beim Einschalten vom MAX1000 Board ein Reset in meiner FPGA Logik ausgelöst wird. Es soll nicht der Reset-Button gedrückt werden. Wie kann ich einen Reset feststellen ? Sind normale Verilog-Register nach dem Reset garantiert auf 0 ? Dann könnte ich daran die Reset-Situation erkennen.
Gast
#5413360
Wenn das jetzt kein exotisches Board ist, was ich nicht vermute, dann sind die Register auf 0 oder deines initialisierten Wertes. Außerdem sollte der Reset, falls vorhanden, zum Start in einem üblichen Design aktiv sein.
Martin O. schrieb: > Sind normale Verilog-Register nach dem Reset garantiert auf 0 ? Was steht denn zum Thema Initialwerte im Handbuch des verwendeten Synthesizers?
Tim schrieb: > Außerdem sollte der Reset, falls vorhanden, zum Start in einem üblichen > Design aktiv sein. Der sollte nicht, der ist. Bei der Konfiguration ist der Device Reset aktiv, sonst konfiguriert nix. In welchem Zustand Register dann aktiv werden, hängt davon ab, wie sie im Code initialisiert werden (immer vorausgesetzt, sie sind überhaupt noch da, s. z.B hier: https://www.altera.com/support/support-resources/knowledge-base/solutions/rd06172002_6171.html). Dann gibt's noch "NOT gate pushback" - wenn erlaubt und die Synthese es nützlich (und die Freiheit dazu) findet, werden Teile des Designs mit invertierter Logik betrieben. Alles was explizit hingeschrieben wurde, wird dabei berücksichtigt, Annahmen aber möglicherweise enttäuscht. In einem sauberen Design (in dem man Register entweder vorbelegt oder den Reset bedient) braucht man sich darüber m.E. keine Gedanken machen. Wenn man will, kann man auch einen DEV_CLRn-Pin definieren, mit dem man "von aussen" bei Bedarf alle Register zurücksetzen kann.
Gast
#5414771
Martin O. schrieb: > Wie kann ich einen Reset feststellen? Ziemlich sicher geht es mit einem externen Supervisor-Chip, z.B.: http://www.ti.com/product/TPS3705 Duke