Buffer mit Enable in Verilog für CLB (PIC16F13145)

Denny A. OP #7654162

Ich versuche verzweifelt einen Buffer mit Enable in Verilog im CLB Synthesizer für einen PIC16F13145 abzubilden. Die Synthese schlägt ohne nachvollziehbare Fehlermeldung fehl. Evtl. hat jemand eine Idee, wo der Fehler liegt. Anbei das Design-File.

https://logic.microchip.com/clbsynthesizer/

1
 
module BufferWithEnable(

2
 
    data_in_0,data_in_1,data_in_2,data_in_3,enable,data_out_0,data_out_1,data_out_2,data_out_3

3
 
    );

4
 
    input data_in_0, data_in_1, data_in_2, data_in_3, enable;

5
 
    output reg data_out_0, data_out_1, data_out_2, data_out_3;

6
 
    always @ (posedge enable)

7
 
        begin

8
 
            if (enable)

9
 
                data_out_0 <= data_in_0;

10
 
                data_out_1 <= data_in_1;

11
 
                data_out_2 <= data_in_2;

12
 
                data_out_3 <= data_in_3;

13
 
        end

14
 
endmodule
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