Tri-State Element für Spratan3(Xilinx)

Den TRibuffer kann man ganz einfach manuell formulieren, in dem man je 
nach Steuersignal read/write einen Ausgang auf "Z" oder "1"/"0" legt.
Das erkennen die Tools.

Innerhalb Deines Designs, musst Du das aber mit duplizierten Bussen 
machen, also je eine Leitung hin und zurück mit mit Multiplexern 
umschalten.

Danke Klaus!

hab mir folgendes überlegt:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity bidir is
    Port ( en     : in    STD_LOGIC;
           out_i   : in    STD_LOGIC_VECTOR (7 downto 0);
           in_i   : out    STD_LOGIC_VECTOR (7 downto 0);
           i_o   : inout  STD_LOGIC_VECTOR (7 downto 0)
        );
end bidir;

architecture Behavioral of bidir is

begin

-- gesteuerter Schreibvorgang
WRITE:  process(en, out_i)
      begin
        if en = '1' then
          i_o <= out_i;
        else
          i_o <= (others => 'Z');
        end if;
      end process WRITE;

-- paralleler Lesevorgang
READ:    in_i <= i_o;
end Behavioral;


werde das ganze mal simulieren, danach werde ich wohl klüger...

kann mir jemand sagen, ob ich da richtig mit dem design liege?

Wenn Du mit den Signalen aus dem FPGA hinaus willst, dann ist es so 
richtig.

Einfacher und besser ist vielleicht :

i_o <= out_i when en = 1 else (others => 'Z');
in_i <= i_o;

und die entity wegläßt, indem Du diese 2 Zeilen ins Top-Level schreibst.

Danke Leute !!!