Spartan 3 Constraint ADC

schau mal nach dem "Offset In" constraint
https://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/cgd.pdf

Julian M. schrieb:
> Generell
> habe ich es so vor, dass ich bei der fallenden Flanke die Daten
> weiterverarbeite uns in ein FIFO schubse.

Ich bin nicht sicher, ob die Idee so gut ist. Was für ein ADC ist es 
denn? Wenn der die Datenleitungen jeweils bei der steigenden Taktflanke 
umschaltet, dann ergibt sich aus seinen Timing das relevante 
Setup-Hold-Fenster für die FPGA-Eingänge auch mit Bezug auf die 
steigende Flanke.

Ach ja, auch folgende Anordnung kann übrigens suboptimal sein:

Julian M. schrieb:
> Ich habe zwei 12 Bit ADCs, die mit einer 60MHz Clock betrieben
> werden, die ich mit der DCM aus 20MHz generiere.

Die mittels DCM generierte 60MHz Clock wird üblicherweise deutlich 
stärker jittern als es ein externer Taktgenerator mit 60MHz Quarz tun 
würde. Und der Jitter der Abtast-Zeitpunkte generiert dir Fehler im 
abgetasteten Signal. Um so mehr, je schneller die Spannungsänderungen 
der gemessenen Spannung sind.

https://www.analog.com/media/en/reference-design-documentation/design-notes/dn1013f.pdf

Achim S. schrieb:
> schau mal nach dem "Offset In" constraint
> https://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/cgd.pdf
>
> Julian M. schrieb:
>> Generell
>> habe ich es so vor, dass ich bei der fallenden Flanke die Daten
>> weiterverarbeite uns in ein FIFO schubse.
>
> Ich bin nicht sicher, ob die Idee so gut ist. Was für ein ADC ist es
> denn? Wenn der die Datenleitungen jeweils bei der steigenden Taktflanke
> umschaltet, dann ergibt sich aus seinen Timing das relevante
> Setup-Hold-Fenster für die FPGA-Eingänge auch mit Bezug auf die
> steigende Flanke.

Es ist ein LTC2248. Das ist zwar ein 14 bit ADC aber ich nutze nur 12 
und halte mir die 14 Bit Option offen.