4GSPS ADC SRAM Speicher

@ Vor Name (vorname)

>Im Single Channel Mode werden wohl alle 32(auf der Rückseite sind
>nochmal 2 mal 8 Stück) SRAM's parallel geschalten um mit 4GHZ zu
>schreiben.

Ja eben, PARALLEL! Die SRAMS laufen mit 80 MHz und 32x4=128 Bytes 
Datenbreite. Damit hat man effektiv 10,2 GB/s Datendurchsatz.

>Wie werden die denn da zusammengeschalten? Leider hab ich keins da zum
>aufmachen und aufm video konnt ich die anderen Chips auf den Boards
>nicht erkennen.

Man braucht logischerweise einen verdammt schnellen Multiplexer, der den 
8x1 Byte Datenstrom vom ADC auf die den ultrabreiten 128 Byte Bus 
aufteilt.
Das ist ein verdammt schneller, nicht ganz billiger ASIC.

Falk B. schrieb:
> Man braucht logischerweise einen verdammt schnellen Multiplexer, der den
> 8x1 Byte Datenstrom vom ADC auf die den ultrabreiten 128 Byte Bus
> aufteilt.

Einen Multiplexer benötigt man nicht zwingend, sondern nur geeignete 
flankengetriggerte Latches auf einer Art Bus, deren Abtastfenster 
hinreichend klein ist. Das Abtastsignal selbst kann man auch per 
Schieberegister erzeugen. Ggf. kann man das ganze auch hirarchisch 
realisieren.

> Das ist ein verdammt schneller, nicht ganz billiger ASIC.

Das wird vermutlich so sein, denn bei diskretem Aufbau wäre die o.a. 
Logik etwas umfangreich. Wenn man aber mit den Signallaufzeiten von 
Gattern und Leiterbahnen etwas herumspielt, kann man solch eine 
Schaltung auch mit eigentlich deutlich langsameren Bauteilen 
realisieren. Das wichtigste ist nur, dass jedes Latch während der 
Abtastflanke nur sehr kurze Zeit "offen" ist.

Bei dem obigen Oszilloskop handelt es sich aber um ein vergleichsweise 
modernes Gerät und nicht einen raumfüllenden Aufbau aus der 
Elektrosteinzeit, so dass die ASIC-Variante sehr viel wahrscheinlicher 
sein dürfte. ASICs sind bei Premium-Messgeräteherstellern irgendwie sehr 
verbreitet, insbesondere auch bei einem gewissen Münchner Unternehmen...

Merksatz: Das ASIC ist der Arduino der Messgeräteentwickler. ;-)

@Andreas Schweigstill (Firma: Schweigstill IT) (schweigstill) 
Benutzerseite

>Einen Multiplexer benötigt man nicht zwingend, sondern nur geeignete
>flankengetriggerte Latches auf einer Art Bus, deren Abtastfenster
>hinreichend klein ist. Das Abtastsignal selbst kann man auch per
>Schieberegister erzeugen. Ggf. kann man das ganze auch hirarchisch
>realisieren.

jaja, ganz bestimmt macht man solche TTL Tricks bei 4 GSPS . . .

>sein dürfte. ASICs sind bei Premium-Messgeräteherstellern irgendwie sehr
>verbreitet, insbesondere auch bei einem gewissen Münchner Unternehmen...

Dort kommen auch dicke FPGAs zum Einsatz, denn deren Entwicklung ist 
deutlich billiger, auch wenn sie nicht so schnell wie vergleichbare 
ASICs sind.

@Vor Name (vorname)

>Gibts 4GHZ Standarddemultiplexer auch zum kaufen?

Nö. Bestenfalls ein paar schnelle ADCs mit schnellen IOs, die man mit 
einem modernen FPGA empfangen kann.

> (sind ja doch immerhin
>schon 20 Jahre vergangen).

Das waren Spezialchips nur für diese Firma.

>Unter 1ns Switching time (1GHZ) finde ich schwer was.

Weil dort das TTL-Baukastensystem längst versagt hat. Sowas geht nur auf 
einem Chip.

Nix besonderes, das TDS 7404 macht auf einem Kanal 20GS/s @ 8bit =>20 
GByte mit normalem SRAM.
http://dev.xdevs.com/attachments/download/611/_XPC8568.jpg

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Hat 32 Stück 58L128 SRAMs an Board, mit 7.5ns timing. Wenn die 32bit 

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Datenbus haben, dann müssen die für die 20Gbyte/s mit 20000/(32*4) => 

3

156.25 MHz laufen, mit 36 bit Datenbus mit 20000/(32*4.5) => 138.88MHz

4

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Daraus folgt, das Tek die SRAMs übertaktet,da die gemäs Datenblatt nur 

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mit 113MHz laufen dürften. Dürfte auch erklären, wieso die Dinger nicht 

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alzu haltbar/verlässlich sind (von dem was ich so gelesen habe)...

Falsch gedacht, geht mit dem Speicher dann nicht auf, das Ding hat 
32Mbyte an Board,sichtbar sind aber nur 8Mbyte. D.h. es sind vermutlich 
noch 96 weitere SRAM Chips auf der Rückseite.Also vermutlich auch mit 
dem Timing etwas gemütlicher

Falk B. schrieb:
> jaja, ganz bestimmt macht man solche TTL Tricks bei 4 GSPS . . .

Wieso TTL? Ich bin selbstverständlich von ECL/LVECL/LVPECL ausegangen, 
da das die gebräuchlichen Schnittstellen bzw. Pegel entsprechender 
AD-Wandler sind. An den Ausgängen der Latches kann man natürlich 
entsprechende Pegelwandler auf CMOS/"TTL" einsetzen.

> Dort kommen auch dicke FPGAs zum Einsatz, denn deren Entwicklung ist
> deutlich billiger, auch wenn sie nicht so schnell wie vergleichbare
> ASICs sind.

Selbstverständlich werden dort auch FPGAs eingesetzt, jedoch weiß ich 
aus eigener Erfahrung, wie schnell bei besagtem Unternehmen einige Leute 
immer gleich ASICs entwickeln wollen.

Fällt den der Datenstrom bei dem Oszi überhaupt aus einem ADC pro Kanal 
oder arbeiten mehrere versetzt?