ATXMEGA128A1 synchrone SPI-Ausgabe

versteh ich nicht:

Wenn nur 1 SPI Master ist, dann können die Slaves zwar den Clock 
mitbenützen, aber selbst nicht direkt Daten an die DACs raussenden. 
Stattdessen empfangen sie Daten von den DACs (was nicht geht, denn die 
AD5441 haben keinen Datenausgang, macht ja auch keinen Sinn?).

Wenn die Slaves aber aus anderer Quelle mit den zu schreibenden Daten 
gefüttert würden, tackern sie am MISO ebendiese wieder raus (verzögert). 
Das Problem dabei: einerseits die Verzögerung, andererseits die 
Datenquelle, die ja auch taktsynchron ausgeben muss....

Ist wohl doch nicht so einfach wie gedacht. Vielleicht kann ich die 5 
SPI-Übertragungen auch sequentiell starten (genau 1 Takt verzögert)? 
Dann kann das zuerst gestartete Wort noch 4 Dummy-Bits zu Beginn 
enthalten, die aus dem Empfangsregister des AD5441 hinten wieder 
rauspurzeln. Bis der letzte Master sendet, sind alle 5 Datenleitungen 
synchron. Problem dabei: wie kann ich die weiteren SPI-Master genau 1 
Takt später starten?

Die SPI-Slaves sind tatsächlich Schieberegister, aber nicht parallel in 
sondern serial in! Und genau da liegt das Problem, wie bekomme ich einen 
synchronen seriellen Eingang für jeden Slave?

>Und genau da liegt das Problem, wie bekomme ich einen
>synchronen seriellen Eingang für jeden Slave?

Da hat jetzt aber jemand ein ziemliches Brett vorm Kopf;)
Hat Simon doch oben schon erklärt.

@Holger:
sorry, ich habs wohl wirklich noch nicht geschnallt. Nämlich wie ich ein 
SPI-Slave-(Empfangs)-Schieberegister parallel laden kann?? Wenn das 
nämlich nicht geht, muss ich seriell meine Daten reinbekommen, damit sie 
am anderen Ende an die DACs wieder rauspurzeln können. Und da seh ich 
die Sync-Probleme.

ATXMega:
Ein SPI Modul Master die anderen Slaves.
Clock an alle Beteiligten legen. Die Ausgänge der Slaves
im ATXMega an die DAC Slaves legen. Bevor der Master
sendet gibt er erst mal alle Slave Daten in die SPI
Register. SS low für die Slaves, Master schreibt in sein
SPI Register, und ab gehts! Völlig synchron.

Aha, scheint wohl doch zu gehen:

"When configured as a Slave, the SPI interface will remain sleeping with 
MISO tri-stated as long
as the SS pin is driven high. In this state, software may update the 
contents of the Data register,
but the data will not be shifted out by incoming clock pulses on the SCK 
pin until the SS pin is
driven low."

Also kann ich doch das Schieberegister parallel laden und dann nach /SS 
low und Taktanlegen damit rechnen, dass mein Inhalt an die DACs geht..?

Vielen Dank an alle!