Fläche des Designs optimieren

Hallo,

was geht dir denn aus, Logik, Register, RAM, DSP-Cores? Durch 
Veränderung deines Codes kannst du gezielt noch vorhandenen Resourcen 
ausnutzen und andere dafür einsparen. Z.B kann mann große Register oder 
Registerbänke in BlockRAM verschieben. Vergleichsoperationen werden 
mitnichten immer in Form einer Subtraktion und mit anschließender 
Auswertung des MSBs synthetisiert. Was du machen kannst hängt stark vom 
verwendeten FPGA ab.

Tom

Auch Statemachines lassen sich in BRAMs packen...

Sieh dir mal dein Resetkonzept an:
http://www.xilinx.com/support/documentation/white_papers/wp272.pdf
Das Fazit daraus:
>>> Reset Costs More Than You Think! <<<

Dazu auch der Beitrag "Xilinx und die Resets"

All das lohnt sich aber nur, wenn man das Produkt in Massen verkaufen 
will, und es auf die 3€ ankommt, die man einspart, wenn man einen 
kleineren FPGA benutzen kann. Ansonsten einfach den nächst größeren 
nehmen. Solche knappen Sachen sind immer etwas heikel, kleinste 
Änderungen können nach sich ziehen, dass das ganze Design nicht mehr 
richtig läuft. Wir hatten das hier zur Genüge mit randvollen Xilinx 
CPLDs. Wenn man 511 von 512 Makrozellen benutzt hat, dauert das Fitting 
bei jedem Durchlauf schon mal einige Stunden und nachher passt das 
Timing nicht mehr. Dann lieber einen größeren Chip für mehr Reserven.