Gast
#1745565
Hallo zusammen ich hab in einem Design eine PLL die mit einen Takt von 40 MHZ Eingang 2 verschiedene Clk erzeug. Einen mit 280mhz phase 0 und einen mit 280mhz und 90° Phase verschoben. Wenn ich das ganze mit Modelsim simulieren will kommen aus der PLL zwar die 280 MHZ raus, allerdings wird die Phasenverschiebung nicht berücksichtigt. Das gleiche Design mit ISIM gestestet und die Clocks sind zueinander verschoben. Kann das jemand mal testen ob der Fehler nur bei mir vorkommt oder ein Problem von ISE 12.1 ist? Danke, Rainer