Hallo Zusammen,
ich habe aktuell ein Problem die CH74CH4046 PLL ordentlich zu betreiben.
Folgende Randbedingungen sind momentan gegeben:
- R1 = 15k
- R2 = 3k24
- R3 = 10k
- C1 = 470p
- C2 = 100p
- Vcc = 3.3V
- Eingangsfrequenz 4MHz
Grundsätzlich schafft es die PLL einen gelockten Zustand zu erreichen.
Allerdings ist auf dem Ausgangssignal (für mich VCO_out) ein störender
Jitter zu erkennen. Zur Verdeutlichung im Anhang noch ein Screenshot vom
Oszi. Grün is das Eingangssignal (SIG_in), Gelb das VCO_out Signal und
Lila is VCO_in.
Grundsätzlich finde ich es mit dem Datenblatt
(http://www.ti.com/lit/ds/symlink/cd74hc4046a.pdf) sehr schwierig die
passenden Kondensatoren und Widerstände auszuwählen. Die obige
Konfiguration habe ich durch viel probieren als beste Lösung gefunden.
Ziel ist es eigentlich durch die PLL Schwankungen im Eingangssignal
bezüglich der Frequenz und Duty-Cycle etwas zu bügeln. Grundsätzlich ist
das Eingangssignal relativ Stabil, entsteht aber durch eine Kapazitive
Übertragung und kann daher in rauer Umgebung schon etwas zappeln. Der
Tiefpassfilter an der PLL sollte ja auf kurze Schwankungen weniger
reagieren und somit das VCO_out Signal etwas ruhiger sein. Momentan ist
es allerdings andersrum...
Beste Grüße,
Fabian
Es ist lange her, aber ich erinnere mich, daß eine gute
Versorgungsspannung enorm wichtig ist. Außerdem direkt an der Versorgung
einen 100n Keramik. Liebe Grüße
du hast auf VCO-in (und eigentlich auf all deinen Signalen) eine
kräftige, hochfrequente Störung (ca. 3 Perioden pro Div deines Oszis,
also irgendwas im 60MHz-Bereich). Ist das echt oder kommt es nur als
Artefakt deiner Messung rein?
Wenn es echt sein sollte, ist das natürlich ein Grund für Jitter.
Immerhin wackelt VCO_in über ca. ein Drittel des gesamten erlaubten
Spannungsbereichs (von 1,1V bis ca. 2,2V)
Woher kommen die 60MHz in deinem Aufbau? Vom Ausgang des 4046 über
deinen Tiefpass R3, C2 mit 160kHz Grenzfrequenz sollten 60MHz eher nicht
durchkommen. Ist deine Versorgungsspannung schon stark damit versucht?
Dann versuch die sauberer zu machen (filtern).
Oder hast du eine Riesen-lange Leitung von C2 nach VCO_in? 7cm gäben
größenordnungsmäßig eine parasitäre Induktivität von 70nH, da könnte
theoretisch mit C2 zusammen eine wenig gedämpfte Resonanz bei 60MHz
entstehen.
Oder hast du direkt in der Nähe etwas, das mit 60MHz (oder einem n-tel
davon) kräftige Schaltvorgänge durchführt?
Das Schleifenfilter ist immer der kritische Teil einer PLL. Da hilft nur
ausprobieren und messen.
* Sorge für saubere Versorgung und blocke 4046 gründlich ab, ebenso den
Teiler, wenn vorhanden.
* Zum Test setze Trimmpotis ein und mach den C auswechselbar.
* Führe die Regelspannung entfernt von Oszillatoren o.ä.
Du schreibst nicht, welchen Regelausgang du benutzt. Ältere 4046 haben
zwei davon (XOR und 'digital'), die neueren haben drei Ausgänge.
Alle haben ihre Vor- und Nachteile. Der XOR jittert wenig, rastet aber
über weite Frequenzbereiche schlechter ein als der digitale Vergleicher.
XOR regelt auf 90° Phase, der digitale auf 0°.
neben den oben genannten Tips zur Filterung der Versorgungsspannung und
Layout würde ich deine Wahl von R1 und C1 nochmals überprüfen...
Gemäss angehängtem Ausschnitt vom Datenblatt dürfte der VCO bei 15k und
470pF bei 4 MHz ziemlich am oberen Anschlag sein. Ich würde
versuchsweise mal R2 ganz weglassen (open) und R1 auf 1-2 kOhm setzen.
2. Problem: Dein Loop Filter hat mit R3=10k und C2=100pF ca. 1MHz
Bandbreite. Ich denke, dass dies bei einer PFD Frequenz von 4 MHz viel
zu breitbandig ist und kaum die erwünschte Jitterreduktion bewirkt. Ich
würde hier eher Richtung 5-20 kHz gehen, je nachdem wie der Jitter der
Referenz aussieht.
GHz-Nerd schrieb:> R3=10k und C2=100pF ca. 1MHz> Bandbreite.
...oops!, sorry Rechenfehler. Jedoch finde ich 160 kHz Bandbreite bei
einem simplen RC-Glied basierten Loop Filter (nur 20 dB pro Dekade)
immer noch eher breit.
Dieses Teil hat mich auch schon fast in den Wahnsinn getrieben. Ich habe
damals festgestellt, dass diese Teile je nach Hersteller stark
variieren, was die Dimensionierung angeht. Dh. nicht irgend ein
Datenblatt für den HC4046 verwenden, sondern genau jenes des
Herstellers.
Zum Problem: Ich denke auch dass der Loop Filter nicht passt. Anbei
meine Beschaltung, die bei vielen 100 Geräten tadellos funktioniert hat.
Meine Frequenzen: Fin = 2048Hz VCOout = 4,19MHz
Grüsse
Gebhard R. schrieb:> @ Verarschter> Wenn du den Dateinamen anklickst und dann auf vergrössern solltest du es> auch erkennen...
Und das wird jedem zugemutet, anstatt dass der Poster einmal das Bild
vernünftig beschneidet? Das kann ja wohl nicht dein Ernst sein.
Gebhard R. schrieb:> Wenn du den Dateinamen anklickst und dann auf vergrössern solltest du es> auch erkennen...
... und wozu sollen die drei Hektar weisse Fläche gut sein?
Gebhard R. schrieb:> Wenn du den Dateinamen anklickst und dann auf vergrössern solltest du es> auch erkennen...
Ein Bild "Microsoft_Word - Dokument1.png" zu nennen grenzt schon
an ein Dasein als Genie.
Besten Dank für die vielen Hinweise!
Das die ICs recht empfindlich sind, deckt sich mit meinen bisherigen
Untersuchungen.
Was ich vergessen hatte zu erwähnen ist, dass der jetzige Aufbau auf
einer Lochrasterplatine mit drei PLL-ICs nebeneinander realisiert ist.
Die Bauteile für die 4046 sind natürlich alle direkt am IC mit kurzen
Wegen. Die Zuleitungen (Sig_in) allerdings relativ Freiland.
Wenn ich nun zwei der drei 4046er aus dem Sockel nehme, sieht das Signal
der verbleibenden PLL relativ schön aus. Als Regler verwende ich den
XOR-Zweig.
Da ich eh einen FPGA zur Verfügung habe, probiere ich gerade die 4046er
durch eine Software-PLL zu ersetzen. Das lässt sich aktuell am Prototyp
vllt leichter/schneller realisieren als eine optimierte Platine mit 100x
C und R durchspielen.
Ich melde mich nochmal, wenn ich weitere Unterstützung benötige. Bis
hierher schonmal vielen Dank!
Pll-Problem schrieb:> dass der jetzige Aufbau auf> einer Lochrasterplatine mit drei PLL-ICs nebeneinander realisiert ist.
auf welchen Frequenzen laufen die beiden anderen Bausteinen? Auch auf
4MHz?
Pll-Problem schrieb:> Wenn ich nun zwei der drei 4046er aus dem Sockel nehme, sieht das Signal> der verbleibenden PLL relativ schön aus.
was stark darauf hindeutet, dass die einzelnen Bausteine sich
gegenseitig stören. Sei es über eine unzureichend entkoppelte Versorgung
(wenn einer der Bausteine umschaltet, ergibt sich beim anderen eine
"Delle" auf den Versorgungsleitungen VCC und/oder GND, was dessen
Schaltzeitpunkt ein wenig verschiebt). Oder sei es direkt durch
Übersprechen zwischen den Signalleitungen (die Schaltflanke auf einem
Signal verschiebt den Signalpegel am anderen Baustein). Beides solte
sich durch einen sauberen Aufbau deutlich verbessern lassen.
Pll-Problem schrieb:> Das lässt sich aktuell am Prototyp> vllt leichter/schneller realisieren als eine optimierte Platine mit 100x> C und R durchspielen.
Wahrscheinlich hast du mit dem Rumspielen an R und C nur an den
Symptomen des Problems herumgedoktert ohne dessen eigentliche Ursache zu
beheben.
@ Achim S.
Du hast sicher recht. Die ICs laufen alle mit den 4MHz. Nur die Phasen
sind unterschiedlich.
Initial hatte ich nur eine PLL verbaut und diese mit gefühlt unzähligen
R/C Kombinationen eingestellt. Anschließend hab ich die zwei anderen
daneben gleich aufgebaut. Dann kam die Enttäuschung*g* und wieder das
gespiele mit R und C. Das wäre sicher nicht nötig gewesen, hätte ich
gewusst dass die so Empfindlich sind.
Jetzt ist der Sachverhalt etwas klarer und wenn die Software-PLL nicht
den gewünschten Erfolg bringt wird eine saubere Platine gelayouted und
bestellt. Prinzipiell bietet sich die Softwarelösung natürlich auch an,
da es den FPGA sowieso gibt. Die PLL ICs könnte ich mir dann natürlich
sparen.
Was mich etwas gestört hat beim einstellen sind die unzähligen Bildchen
im Datenblatt, die einem Grundsätzlich ja die Werte sagen. Aber gefühlt
halt nur sehr grob und quasi iterativ. Egal ob ich R2 oder R1 oder C
ändere, jedesmal hat es Einfluss auf die Hauptfrequenz und die
Fang-Frequenzen...
Pll-Problem schrieb:> Was mich etwas gestört hat beim einstellen sind die unzähligen Bildchen> im Datenblatt, die einem Grundsätzlich ja die Werte sagen.
Ja: der Baustein "bietet" viele Freiheitsgrade, es ist nicht ganz
einfach, eine eindeutig "optimale" Konfiguration zu besimmen. Hast du
dir schon folgende Application Note zu dem Baustein angesehen:
http://www.ti.com/lit/an/scha003b/scha003b.pdf
Dort sind "Rules of Thumb" angegeben, wie man zu einer sinnvollen
Startkombination der Parameter kommt.
Wenn du allerdings ohnehin ein FPGA nutzt ist es tatsächlich einfacher,
dort drei phasenverschobene Kopien des 4MHz-Takts zu erzeugen. Aber
nicht per "Software-PLL", sondern durch Einsatz der digitalen
Hardware-PLLs, die in den allermeisten FPGAs vorhanden sind. Die kommen
auch nicht ohne Jitter aus, aber sollten deutlich bessere Ergebnisse
liefern, als dein bisheriger Aufbau.
Ah, die ApplicationNote hatte ich bisher nicht gesehen, gut zu wissen...
Im Datenblatt ist nur eine kümmerliche Version davon enthalten. Nach dem
Motto: Schau die Bildchen 27-32 an und bestimme deine Werte.... sehr
witzig
Aber beim kurzen überfliegen sieht die AppNote doch deutlich
ausführlicher aus.
SCR18.PNG
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