8,832MHz Takt für A/D-Wandler erzeugen

Wie genau muss du den 10 ps Jitter einhalten? Bei Verwendung eines PAL 
Quarzes (8,8672 MHz, Reichelt 24 Cent) ist die Abweichung nur rund 0,4 
Prozent.

@Route_66

Wegen der möglichen Abweichung muss ich noch mal nachforschen.


@Falk

Der Wert scheint nur so selten zu sein. Ich hab bei Bürklin, Conrad, 
Reichelt und Digikey gesucht und nichts mit dem Wert gefunden.

Das ganze soll ein Bastelprojekt werden und da würde ich gerne auf zu 
spezielle Bauteile verzichten.

Endgültig sollen die Daten in einen FPGA und von was ich hier in anderen 
Nachrichten gelesen habe, dann scheint eigentlich der normale Weg zu 
sein den Takt vom FPGA zu bilden. Ich würde halt gerne die 
Wandlerplatine unabhängig von der FPGA-Platine machen und die Daten 
asynchron zum FPGA transportieren. D.h. heißt aber auch das ich den Takt 
mit über das digitale Interface bringen muss.

Da frage ich mich nun ob es vielleicht Sinn macht den Takt über einen 
Quarzoszillator mit etwas gängiger Frequenz zu erzeugen und dann durch 
eine CPLD, in dem Teiler implementiert sind, die entsprechenden 
Taktsignale erzeuge.

Die Idee mit dem CPLD ist das ich beide Taktsignale im CPLD teilen kann 
und ggf. die Flanke umdrehen für das Schreiben zum FPGA.

Falk Brunner wrote:
> @ Günter -.. (guenter)
>
>>Das ganze soll ein Bastelprojekt werden und da würde ich gerne auf zu
>>spezielle Bauteile verzichten.
>
> Und wozu dann die exotische Frequenz? Nimm die nächstliegenste Frequenz
> und gut.

Bastelprojekt, ja, aber soll mit was existierendem zusammen arbeiten. 
Das ganze soll ein ADSL Analog Front End werden. Daher ist die Rate 
schon etwas vorgeben. Ich weiß, dafür gibt es ganze ICs, aber die für 
Otto-Normalverbraucher erhältlichen sind alles nur die von der 
Kundenseite. Ich möchte aber die andere Seite bauen.

>
>>Wandlerplatine unabhängig von der FPGA-Platine machen und die Daten
>>asynchron zum FPGA transportieren. D.h. heißt aber auch das ich den Takt
>>mit über das digitale Interface bringen muss.
>
> Dann isses ja nicht mehr asynchron ;-)

Das hab ich schlecht beschrieben. Ich meinte damit das ich den Takt 
nehmen will um den WR Puls für den asynchronen Eingang zu liefern.

Wenn ich jetzt den Takt zum Wandler und dann auch noch zum digitalen 
Interface führe, wird er da nicht unnötig gestört?

Es gibt auch programmierbare Oszillatoren z.B. DS1086L von Maxim.

Mit etwas Berechnung und I²C hat man die Frequenz die man braucht
bzw. eine höhere zum runterteilen.

gruß hans

@ Hans

Danke, das ist eine gute Idee.

Ich hab jetzt auch noch was bei Digikey gefunden. Da gibt es einen 
35,328MHz Quarzoszillator. Wenn ich den Takt durch vier teile erhalte 
ich meine 8,832MHz. Aber wenn ich sehe das der $4 kostet, werde ich 
vielleicht doch mal die Frequenzberechnung mit dem DS1086 durchführen.

Ein Bastelprojekt ? Ein Einzelstueck ? Und 4$ sind viel ? Wielange 
kannst du rechnen fuer 4$ ? Ein Tag ? Eine Woche ? Einen Monat ?
Selbst mein russischer Kollege wuerde die 4$ raushauen und den Quarz 
kaufen.

Du hast vollkommen recht. Zumal es für die $4 sogar zwei gibt :)

So werde ich den Quarzoszillator nehmen und dann mit einem 74*163 den 
Takt runterteilen. Dann kann ich den 8 und den 2MHz Takt bei den 
verschiedenen Zählerausgängen abgreifen. Jetzt muss ich mich nur noch 
schlau machen welcher 74-Typ es sein soll.

Ist mein erstes richtiges Hardwareprojekt :)