Hallo zusammen :-)
Für eine Leiterkarte werde ich SFP-Module (Eingestekt werden 1000BASE-X
Module) anbinden. Folgende Kenngrößen definieren die Leitung:
- Signalführung: Differenziell
- Zd = 100 OHM
- Datenrate: 1Gbit/s (Ethernet)
- Lagenaufbau: Die diff. Leitungspaare sind eingebettet in 2 GND Layer
- Gesamtlänge der Leitung: ca 140mm
Für die Zd = 100 OHM hat mir der Leiterplattenhersteller für einen
entsprechenden Lagenaufbau die nötigen Leiterbahnabstände & Breiten
berechnet. Um diese Berechnung muss ich mich also nicht mehr kümmern und
kann diese im Design einfach übernehmen.
Nun stellt sich mir folgende Frage:
Ich nutze differenzielle Leitungen und werde dementsprechend auf das
Längenmatching der Leitungen (P - N) achten. Um das Matching
entsprechend einzuhalten muss ich Delaytunes einfügen. Nun bin ich mir
nicht sicher, ob solch ein Delaytune mir nicht wieder zu große
ungewollte Reflexionen verursacht, da an diesen Delaytunes sich ja der
Wellenwiderstand verändert?!
Ich habe im Anhang ein Bild einer solchen diff. Leitung mit Delaytune
angehängt. Stellt sowas ein Problem dar? Muss ich das ev. anders machen,
oder ist das okay? Ist es von Vorteil das Delaytune möglichst dicht am
SFP-Modul anzusetzen?
Für Anregungen wäre ich dankbar!
viele Grüße
FPGA
@ FPGA (Gast)
> Delaytune.jpg> 147 KB, 36 Downloads>Für eine Leiterkarte werde ich SFP-Module (Eingestekt werden 1000BASE-X>Module) anbinden. Folgende Kenngrößen definieren die Leitung:>- Signalführung: Differenziell>- Zd = 100 OHM>- Datenrate: 1Gbit/s (Ethernet)>- Lagenaufbau: Die diff. Leitungspaare sind eingebettet in 2 GND Layer>- Gesamtlänge der Leitung: ca 140mm>Ich nutze differenzielle Leitungen und werde dementsprechend auf das>Längenmatching der Leitungen (P - N) achten. Um das Matching>entsprechend einzuhalten muss ich Delaytunes einfügen.
Jain. Bei dem Thema wird bisweilen gern übertrieben (Hallo Reinhardt ;-)
> Nun bin ich mir>nicht sicher, ob solch ein Delaytune mir nicht wieder zu große>ungewollte Reflexionen verursacht, da an diesen Delaytunes sich ja der>Wellenwiderstand verändert?!
Kann passieren. Die Frage ist, wieviel. Diese Mäander müssen groß genug
sein, um die Geometrie nicht zu sehr zu verzerren.
>Ich habe im Anhang ein Bild einer solchen diff. Leitung mit Delaytune>angehängt.
Früher (tm), nannte man das schlicht Längenausgleich oder auch
Laufzeitausgleich. Aber Denglisch liegt ja im Trend.
>Stellt sowas ein Problem dar?
Ist es WIRKLICH nötig?
> Muss ich das ev. anders machen,>oder ist das okay? Ist es von Vorteil das Delaytune möglichst dicht am>SFP-Modul anzusetzen?
Nein.
Auf deinem Bild gibt es keinen Grund für einen Längenausgleich. OK, das
andere Ende sieht man nicht. Aber man sollte mal die Kirche im Dorf
lassen.
Pi mal Daumen. 1Gbit Ethernet arbeitet physikalisch mit 1,25 Gbit/s,
wegen der 8B10B Kodierung. Macht 800ps/Bit. Wenn wir mal grob 400ps als
Anstiegszeit betrachten, sind das auf den gängigen Materialien um die
60mm Leitungslänge (bei geschätzter, konservativer Vo von 150mm/ns).
Wenn ich mich recht erinnere, empfehlen diverse Application Notes einen
Längenausgleich auf +/-2mm. Praktisch wird man wahrscheinlich auch mit
+/-5mm keine allzugroßen Abweichungen messen. Hier würde ich eher für
eine "schöne", schörkelfreie Leitungsführung plädieren.
Pedanten dürfen gern ihr CAD-System nutzen und auf +/-1µm den
Längenausgleich vornehmen.
Ich hab mal vor vielen Jahren an so einem Projekt gearbeitet, dort haben
wir glaub ich die +/-2mm eingehalten, aber auch keine zusätzlichen
Mäander eingefügt. Probleme gab es dort nicht.
@ mitleser (Gast)
>> Ich hab mal vor vielen Jahren an so einem Projekt gearbeitet, dort haben>> wir glaub ich die +/-2mm eingehalten, aber auch keine zusätzlichen>> Mäander eingefügt. Probleme gab es dort nicht.>Hmmm ... ich würde mal sagen Glück gehabt.>Üblicherweise wird bei GBit Ethernet von Größenordnung um 5mil>gesprochen ... also 0.125mm.
Q.E.D.
Akademischer Schwachsinn. Haben bestimmt die Firmenanwälte festgelegt.
oszi40 schrieb:> Ob zusätzliche Induktivitäten durch Mäander im GHz-Bereich dort so gut> sind habe ich Zweifel.
Im Advantech-Dokument wir davon auch abgeraten:
>Maintain constant symmetry and spacing between the traces within a differential>pair. Keep the signal trace lengths of a differential pair equal to each other.>Do not use serpentines to try to match trace lengths in the differential pair.>Serpentines cause impedance variations causing signal reflections, which can be a>source of signal distortion.
Im unten angegebenen Intel-Dokument wird auch mehr Wert auf die Impedanz
gelegt:
>If a choice has to be made between matching lengths and fixing symmetry, more>emphasis should be placed on fixing symmetry.
Die angegebenen 5 mil kann ich nicht nachvollziehen. Mir bekannt sind
50 mil (1,27mm). Nachzulesen unter
http://www.intel.com/content/dam/doc/application-note/82571eb-ei-gbe-controller-appl-note.pdf
auf Seite 32.
Falk Brunner schrieb:> Akademischer Schwachsinn. Haben bestimmt die Firmenanwälte festgelegt.
Nein. Das waren Leute die nicht nicht nur ein Stück Leiterbahn sehen,
sondern das System incl. Stecker, Kabel, Leiterplatten usw.
Denk erst mal nach bevor du mit "Akademischer Schwachsinn" um dich
wirfst.
@ mitleser (Gast)
>> Akademischer Schwachsinn. Haben bestimmt die Firmenanwälte festgelegt.>Nein. Das waren Leute die nicht nicht nur ein Stück Leiterbahn sehen,>sondern das System incl. Stecker, Kabel, Leiterplatten usw.
Hoffentlich haben diese Leute dann auch ebenso exakte Daten von den
Steckverbinder, Kabeln und den ICs (Bonddrähte, BGA Fanout). Und
hoffentlich einen pendandtischen Qualitätsbeauftragten, der von all
diesen Komponenten eben diese Parameter in diesen engen Grenzen hält!
>Denk erst mal nach bevor du mit "Akademischer Schwachsinn" um dich>wirfst.
Das habe ich schon vor langer Zeit. Ändert nichts an meiner Aussage.
Einige sehen HF als die heilige Kuh an, bei der man sich nur in den
Staub werfen darf und KEINESWEGS Dinge in Frage stellen darf. Das sind
sie bei mir an der falschen Adresse ;-)
Und last but not least. Diese Diskussion ist haargenau die gleiche, wie
über 90 Grad Ecken in Leiterbahnen. Da wurde endlos palavert, zitiert
und gestritten. REAL gemessen hat praktisch KEINER (ich auch nicht!)
DIE Jungs haben es getan. Und, welch Wunder, alles vollkommen
unkritisch! Wer hätte das gedacht?
https://www.mikrocontroller.net/articles/Wellenwiderstand#90.C2.B0_Ecken_in_Leiterbahnen
Also, wer baut mal ein Board mit SFP und macht mal 0, 1, 2, und 5mm
Längendifferenz rein und misst?
Vielen Dank für das Feedback!
Ich habe die Delaytunes wieder entfernt und das Matching durch entspr.
Routen direkt an den Anschlüssen des Steckers vorgenommen, an welchem
die Leitungen enden. Die Längendifferenz zwischen zwei Leitungen habe
ich jetzt kleiner 0,2mm.
Wie sieht es eigentlich mit Vias entlang der Leitungen aus um die 2
Bezugs-GND-Layer zusammenzutackern?
Dann noch eine Frage an die HF-Gurus :-)
Welche Vor/Nachteile hat das Routen der diff. Leitungen in einer
Innenlage zwischen zwei GND-Layern gegenüber dem Routen auf der Toplage?
Meine Vermutung ist, dass die Innenlagen EMV-Technisch von Vorteil sind.
Nachteil ist natürlich das man viele Lagen "verbraucht". Gibt es aber
auch noch andere Nachteile?
Gruß!
FPGA
> Und last but not least. Diese Diskussion ist haargenau die gleiche, wie> über 90 Grad Ecken in Leiterbahnen. Da wurde endlos palavert, zitiert> und gestritten. REAL gemessen hat praktisch KEINER (ich auch nicht!)> DIE Jungs haben es getan. Und, welch Wunder, alles vollkommen> unkritisch! Wer hätte das gedacht?> https://www.mikrocontroller.net/articles/Wellenwid...
Leider ist der Link zum Interview mit Dr. Howard Johnson tot...
FPGA schrieb im Beitrag #3921196:
> Meine Vermutung ist, dass die Innenlagen EMV-Technisch von Vorteil sind.> Nachteil ist natürlich das man viele Lagen "verbraucht". Gibt es aber> auch noch andere Nachteile?
Da gibt es schon noch ein paar Unterschiede. Bei Striplines hast ja auf
beiden Seiten FR4 und danach wieder GND. Abstände usw. sind recht klar
definiert und du hast nur die Dielektrizitätskonstante vom FR4.
Bei einer Microstrip ist das komplizierter. Da hast du auf der
Unterseite der Leitung FR4, auf der Oberseite hast du Stopplack, evtl.
Bestückungsdruck und die Luft. Luft hat eine E_r von ca. 1, FR4
normalerweise von 3.x bis 4.x. Also gibts bei der Microstrip insgesamt
ein kleineres E_r als für eine Stripline. Das bedeutet auch, dass die
Signale auf Aussenlagen schneller laufen als in Innenlagen.
Üblicherweise ca. ~20% schneller. Aus diesem Grund soll man Lagenwechsel
bei Diffpairs immer gemeinsam machen damit man da innerhalb der
einzelnen Lagen immer auf die gleiche Leitungslänge kommt. Wenn man
mehrere Paare zueinander matchen muss, dann kann es nötig werden, die
unterschiedlichen Signalausbreitungsgeschwindigkeit auch zu
berücksichtigen. Da ist es dann oft einfacher und genauer einfach nur
Innenlagen zu benutzen.
Der nächste Aspekt ist, dass beim E_r von Stopplack und Bestückungsdruck
u.U. mehr Schwankung sein kann, z.B. abhängig von der Schichtdicke des
Lacks. Keinen Bestückungsdruck auf HF-Leitungen (>500MHz) ist da u.U.
eine sinnvolle Maßnahme - ich vermeide das, weiss aber auch nicht wie
"schlimm" das in der Realität wirklich ist.
Für Analogsignale >1GHz scheint es da auch den Ansatz zu geben, die
Leiterbahnen mit seitlichem Abstand im Stopplack-Layer freizustellen
[1].
[1]
http://www.analog.com/static/imported-files/images/evaluation_tools/ad-fmcomms4-ebz.jpg
Falk Brunner schrieb:> Pi mal Daumen. 1Gbit Ethernet arbeitet physikalisch mit 1,25 Gbit/s,> wegen der 8B10B Kodierung. Macht 800ps/Bit.
Nein, Gigabit Ethernet arbeitet mit allen 4 Adernpaaren (Unterscheidung
von Rx und Tx erfolgt durch Echokompensation) und 5 PAM (2 Bits pro
Symbol). Daraus ergibt sich mit 8b10b Codierung nur 125 MegaBaud, also
8ns pro Symbol.
Delaytune.jpg
(150 KB)
