Verbindung mit ADC-Clock

Koennte man. Ich wuerd aber einen eher einen treibenden chip verwenden, 
denn am clock moechte man keinen Jitter haben.

@ Fragender (Gast)

>Die AD951x haben leider auch nur einen 1,8V Eingang.
>Meine Idee warum ich einen Spannungsteiler einem Pegelwandler (als Chip)
>bevorzugen würde wäre, dass der Spannungsteiler einen niedrigeren Jitter
>(zusätzlich zum Jitter des FPGAs) erzeugt als ein Chip. Stimmt die
>Annahme?

Wenn man schon einen jitterarmen Takt für einen ADC haben will, darf man 
ihn ganz sicher NICHT durch ein FPGA schleifen! Denn durch die 
Schaltvorgänge der Millionen Gatter gibt das ordentlich HF-Störungen auf 
den Versorgungsleitungen etc. und moduliert damit den durchgeschleiften 
Takt. Die saubere Lösung lautet. Man nehme einen jitterarmen 
Quarzoszillator und verteile mit einem 1:N Verteiler den Takt direkt an 
die ADCs sowie das FPGA. Wenn alle Leitungen gleich lang sind, ist auch 
alles phasengleich getaktet.

https://para.maximintegrated.com/results.mvp?fam=hs_int&295=Buffer|Fan-Out%26nbsp%3BBuffer&tree=master

http://www.ti.com/lsds/ti/clock-and-timing/fanout-buffers-products.page

Solche Taktverteiler gibt es auchg von anderen Firmen. Die 
Versorgungsspannung des Quarzoszillators sowie des Taktverteilers 
sollten separat gefiltert sein, sprich LC-Filter + Ferritperle an VCC.

Zur Frage Pegelwandler oder Spannungsteiler. Da wäre ich vorsichtig. Für 
einen jitterarmen Takt braucht es steile Flanken. Bei 20 MHz Takt und 
vielleicht 1-2ns Anstiegszeit tut es ein einfacher Spannungsteiler nicht 
mehr. Den muss man mit Kondensatoren frequenzkompensieren. Das kriegt 
man hin, muss man mal messen. Dabei spielt die Eingangskapazität der ICs 
eine Rolle. Ich würde aber lieber gleich einen 1,8V Taktverteiler IC 
nehmen. Das FPGA kann man auch damit füttern, muss man halt eine IO-Bank 
mit 1,8V betreiben. Ist für die ADC-Anbindung wahrscheinlich sowieso 
nötig.

@ Fragender (Gast)

>Alles klar. Ich bau das ganze dann mit separatem jitterarmen Oszillator
>und Taktverteil-IC auf.

Eine gute Entscheidung.

>Der ADC hat einen separaten Versorgungspin für die Logik, die ich mit
>3,3V versorgen kann. Nur der Clock-Eingang will hier 1,8V sehen.

OK.

>Den Oszillator + Verteilschaltung werd ich dann mit 1,8V Pegeln
>aufbauen.

Den Oszillator eher nicht, die meisten laufen mit 3,3V. Den Verteiler-IC 
schon.

>Der FPGA will aber 3,3V.

Dann gib ihm einfach 3,3V. GGf. kann man den Eingang des Taktverteilers 
sowie den Eingang des FPGAs direkt aus dem XO speisen, das schafft der 
schon.

> Kann man hier dann einen Pegelwandler einsetzen (wegen Jitter)?

Dem FPGA ist der Jitter egal, dort werden ja nur die Digitaldaten 
transferiert. Der Jitter ist nur für die Sample und Hold Stufe des ADC 
entscheidend.

LVPECL und LVDS ist definiert. Ja. Uebrigend kann man Clockverteiler ICs 
pro Pin konfigurieren. Meistens.