Gast
#3448104
Hallo, irgendwie steh' ich gerade auf dem Schlauch. Ich versuche die PLL-Berechnung an Hand eines LPC11C24 nachzuvollziehen (Blinky-Beispiel). Dort steht im Register SYSPLLCTRL der Wert 0x23, was bei einem 12 MHz-Quarz 48 MHz entsprechen soll. Im UM steht nun: This register connects and enables the system PLL and configures the PLL multiplier and divider values. The PLL accepts an input frequency from 10 MHz to 25 MHz from various clock sources. The input frequency is multiplied up to a high frequency, then divided down to provide the actual clock used by the CPU, peripherals, and memories. The PLL can produce a clock up to the maximum allowed for the CPU. In der Tabelle steht dann folgendes (siehe Anhang): Wie kommt man da auf 48 MHz???
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